[發明專利]一種運算放大器和電壓基準源電路

在審

• 申請號: 201710439180.7
• 申請日: 2017-06-12
• 公開（公告）號: CN109032228A
• 公開（公告）日: 2018-12-18
• 發明（設計）人: 方海彬;劉銘
• 申請（專利權）人: 合肥格易集成電路有限公司;北京兆易創新科技股份有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56;H03F1/38;H03F3/16
• 代理公司: 北京潤澤恒知識產權代理有限公司 11319
• 代理人: 莎日娜

本發明實施例提供一種運算放大器和電壓基準源電路，運算放大器包括初級放大模塊，運算放大器還包括：電源抑制比提高模塊，電源抑制比提高模塊的第一端與運算放大器的電源相連，電源抑制比提高模塊的輸入端與初級放大模塊的輸出端相連，電源抑制比提高模塊的輸出端作為運算放大器的輸出端，電源抑制比提高模塊用于跟隨運算放大器的電源電壓變化，并輸出初級放大模塊的輸出信號。本發明實施例通過在運算放大器中增加電源抑制比提高模塊，實現提高運算放大器的電源抑制比，使得應用該運算放大器的電壓基準源電路的電源抑制比也相應提高。

技術領域

本發明涉及電路技術領域，特別是涉及一種運算放大器和一種電壓基準源電路。

背景技術

圖1是現有技術中電壓基準源電路的結構示意圖，A’點和B’點分別連接運算放大器的同相輸入端和反相輸入端，運算放大器的輸出電壓Vout’就是電壓基準源。其中，Vout’＝VBE+VTlnn/R3’(R2’+R3’)，VBE是負溫度系數，VT是正溫度系數，通過調整R3’和R2’的大小，可以獲得零溫度系數的電壓基準源。電源抑制比(PSRR，Power Supply RejectionRatio)的定義是從輸入到輸出的增益除以從電源到輸出的增益，即PSRR＝A/AP，A是輸入到輸出的增益，AP是電源到輸出的增益。圖1中電壓基準源電路的電源抑制比PSRR＝(β1-β2)/(g0/A1’gm+1/A1’-1/PSRR1)，其中β1是電壓基準源電路的環路負反饋系數，β2是電壓基準源電路的環路正反饋系數，A1’是運算放大器的增益，PSRR1是運算放大器的電源抑制比。

由于現有技術中，運算放大器的電源抑制比很小，使得現有技術中的電壓基準源電路的電源抑制比也很小，即電源電壓的變化對電壓基準源電路輸出的電壓基準源影響很大。

發明內容

鑒于上述問題，本發明實施例的目的在于提供一種運算放大器和一種電壓基準源電路，以解決現有技術中運算放大器的電源抑制比很小，導致電壓基準源電路的電源抑制比也很小的問題。

為了解決上述問題，本發明實施例公開了一種運算放大器，所述運算放大器包括初級放大模塊，所述運算放大器還包括：

電源抑制比提高模塊，所述電源抑制比提高模塊的第一端與所述運算放大器的電源相連，所述電源抑制比提高模塊的輸入端與所述初級放大模塊的輸出端相連，所述電源抑制比提高模塊的輸出端作為所述運算放大器的輸出端，所述電源抑制比提高模塊用于跟隨所述運算放大器的電源電壓變化，并輸出所述初級放大模塊的輸出信號。

可選地，所述電源抑制比提高模塊包括：

第一PMOS管，所述第一PMOS管的源端與所述運算放大器的電源相連；

第一NMOS管，所述第一NMOS管的漏端與所述第一PMOS管的漏端相連，所述第一NMOS管的源端接地，所述第一NMOS管的柵端與所述初級放大模塊的輸出端相連；

第二PMOS管，所述第二PMOS管的源端與所述運算放大器的電源相連，所述第二PMOS管的柵端與所述第一PMOS管的柵端相連，所述第二PMOS管的漏端作為所述運算放大器的輸出端。

可選地，所述初級放大模塊包括電流源、第一級輸入子模塊、第一級負載子模塊、第二級輸入子模塊和第二級負載子模塊。

可選地，所述第一級輸入子模塊包括：

第二NMOS管，所述第二NMOS管的柵端作為所述運算放大器的反相輸入端；

第三NMOS管，所述第三NMOS管的柵端作為所述運算放大器的同相輸入端。

可選地，所述第一級負載子模塊包括：

第三PMOS管，所述第三PMOS管的源端與所述運算放大器的電源相連，所述第三PMOS管的漏端與所述第二NMOS管的漏端相連；