[發明專利]一種抗硬件木馬芯片設計方法及系統

有效

• 申請號: 201710418677.0
• 申請日: 2017-06-06
• 公開（公告）號: CN107016223B
• 公開（公告）日: 2020-07-10
• 發明（設計）人: 周彬;吳新春;孫彪;徐力
• 申請（專利權）人: 寧波千里電子科技有限公司;西南交通大學
• 主分類號: G06F30/39
• 分類號: G06F30/39
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 逯長明;許偉群

本申請實施例公開了一種抗硬件木馬芯片設計方法及系統，包括：獲取集成電路內部節點的轉換概率；將所述轉換概率低于預設轉換概率閾值的內部節點構成第一節點集合；從所述第一節點集合中獲取最小信號概率且邏輯深度最小的內部節點構成第二節點集合；根據所述第二節點集合中內部節點數量選擇對應的內部節點插入與邏輯門或者或邏輯門。當選擇對應的內部節點插入與邏輯門或者或邏輯門后，提高了對應節點的轉換概率，對應的整個集成電路中的轉換概率也進一步提高，因此當硬件木馬選擇節點插入時，增加了硬件木馬被激活的概率，因此使得硬件木馬找不到合適的插入點插入到集成電路中，降低了集成電路被硬件木馬攻擊的風險。

技術領域

本申請涉及芯片設計技術領域，尤其涉及一種抗硬件木馬芯片設計方法及系統。

背景技術

芯片設計一般包括集成電路設計和電路封裝兩部分，一般是先根據產品需求通過集成電路的研發完成集成電路的設計，然后將設計完成的集成電路進行封裝，完成芯片的設計。隨著IP復用技術的發展，集成電路的很多功能模塊也可能是設計者直接從第三方的IP設計公司購入，并非完全自行設計。這種整體設計與模塊設計相互獨立，以及設計和生產分離的產業模式。

但是上述的設計模式決定了芯片在電路設計、生產制造以及使用過程中都會存在安全隱患。例如，在設計過程中，IP提供方可能在設計者不知情的情況下，在提供的IP模塊中植入硬件木馬。在生產過程中，生產者也可能會利用芯片集成電路版圖中存在的空余空間，在設計者不知情的情況下，在芯片生產過程中植入木馬。在使用過程中，用戶升級固件程序時也有可能在存儲器中被植入木馬。硬件木馬是指在集成電路設計或制造過程中對電路的惡意修改，使芯片在某些條件下失效，或從芯片中竊取信息。硬件木馬可以獨立完成攻擊功能，如泄露信息給攻擊者、改變電路功能、甚至直接破壞電路；也可以在上層惡意軟件的協同配合下完成類似功能。硬件木馬能夠實現對專用集成電路(ASIC)、微處理器、微控制器、網絡處理器、數字信號處理器等硬件的修改以及對FPGA比特流的修改這些木馬電路可以在芯片工作時竊聽并傳播其內部信息；或者在芯片中設置某種開關，在某些特定的指令或外部條件下，造成芯片意外的報廢。

發明內容

本申請提供了一種抗硬件木馬芯片設計方法及系統，以解決傳統的芯片設計使得芯片易被硬件木馬攻擊的問題。

一種抗硬件木馬芯片設計方法，所述方法包括：獲取集成電路內部節點的轉換概率；將所述轉換概率低于預設轉換概率閾值的內部節點構成第一節點集合；從所述第一節點集合中獲取最小信號概率且邏輯深度最小的內部節點構成第二節點集合；根據所述第二節點集合中內部節點數量選擇對應的內部節點插入與邏輯門或者或邏輯門。

優選地，所述獲取集成電路內部節點的轉換概率包括：獲得所述集成電路每個內部節點的信號概率；據所述信號概率獲得集成電路內部節點的轉換概率。

優選地，所述將轉換概率低于預設轉換概率閾值的內部節點構成第一節點集合，包括：將所述內部節點根據轉換概率按照升序進行排序；選擇出所述轉換概率小于預設轉換概率閾值的節點，構成第一節點集合。

優選地，所述從第一節點集合中獲取最小信號概率且邏輯深度最小的內部節點構成第二節點集合，包括：獲取所述第一節點集合中最小信號概率的節點，構成第三節點集合；獲取所述第三節點集合中內部節點的邏輯深度；將所述第三節點集合中的節點按照節點的邏輯深度進行排序，構成第四節點集合；從所述第四節點集合中選擇出邏輯深度最小的節點構成第二節點集合。

優選地，所述根據第二節點集合中內部節點數量選擇對應的內部節點插入與邏輯門或者或邏輯門，包括：如果所述第二節點集合中內部節點數量等于1，則直接在內部節點插入與邏輯門或者或邏輯門；或者，但如果所述第二節點集合中內部節點數量大于1，則在對應的扇出邏輯錐中節點數量最多的內部節點插入與邏輯門或者或邏輯門。

優選地，根據內部節點邏輯概率中高電平信號的概率與低電平信號的概率，選擇插入與邏輯門或者或邏輯門。