[發明專利]一種抗硬件木馬芯片設計方法及系統

有效

• 申請號: 201710418677.0
• 申請日: 2017-06-06
• 公開（公告）號: CN107016223B
• 公開（公告）日: 2020-07-10
• 發明（設計）人: 周彬;吳新春;孫彪;徐力
• 申請（專利權）人: 寧波千里電子科技有限公司;西南交通大學
• 主分類號: G06F30/39
• 分類號: G06F30/39
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 逯長明;許偉群

1.一種抗硬件木馬芯片設計方法，其特征在于，所述方法包括：

獲取集成電路內部節點的轉換概率；

將所述轉換概率低于預設轉換概率閾值的內部節點構成第一節點集合；

從所述第一節點集合中獲取最小信號概率且邏輯深度最小的內部節點構成第二節點集合；

如果所述第二節點集合中內部節點數量等于1，則直接在內部節點插入與邏輯門或者或邏輯門；或者，

但如果所述第二節點集合中內部節點數量大于1，則在對應的扇出邏輯錐中節點數量最多的內部節點插入與邏輯門或者或邏輯門。

2.根據權利要求1所述的抗硬件木馬芯片設計方法，其特征在于，所述獲取集成電路內部節點的轉換概率包括：

獲得所述集成電路每個內部節點的信號概率；

根據所述信號概率獲得集成電路內部節點的轉換概率。

3.根據權利要求1所述的抗硬件木馬芯片設計方法，其特征在于，所述將轉換概率低于預設轉換概率閾值的內部節點構成第一節點集合，包括：

將所述內部節點根據轉換概率按照升序進行排序；

選擇出所述轉換概率小于預設轉換概率閾值的節點，構成第一節點集合。

4.根據權利要求1所述的抗硬件木馬芯片設計方法，其特征在于，所述從第一節點集合中獲取最小信號概率且邏輯深度最小的內部節點構成第二節點集合，包括：

獲取所述第一節點集合中最小信號概率的節點，構成第三節點集合；

獲取所述第三節點集合中內部節點的邏輯深度；

將所述第三節點集合中的節點按照節點的邏輯深度進行排序，構成第四節點集合；

從所述第四節點集合中選擇出邏輯深度最小的節點構成第二節點集合。

5.根據權利要求1-4任一項所述的抗硬件木馬芯片設計方法，其特征在于，根據內部節點邏輯概率中高電平信號的概率與低電平信號的概率，選擇插入與邏輯門或者或邏輯門。

6.一種抗硬件木馬芯片設計系統，其特征在于，所述系統包括：

獲取模塊，用于獲取集成電路內部節點的轉換概率；

第一預處理模塊，用于將所述轉換概率低于預設轉換概率閾值的內部節點構成第一節點集合；

第二預處理模塊，用于從所述第一節點集合中獲取最小信號概率且邏輯深度最小的內部節點構成第二節點集合；

插入處理模塊，用于根據所述第二節點集合中內部節點數量選擇對應的內部節點插入與邏輯門或者或邏輯門；所述插入處理模塊包括：

第三獲取單元，用于獲取所述第二節點集合中內部節點數量；

處理單元，用于根據所述第二節點集合中內部節點數量選擇對應的內部節點插入與邏輯門或者或邏輯門，如果所述第二節點集合中內部節點數量等于1，則直接在內部節點插入與邏輯門或者或邏輯門；或者，但如果所述第二節點集合中內部節點數量大于1，則在對應的扇出邏輯錐中節點數量最多的內部節點插入與邏輯門或者或邏輯門。

7.根據權利要求6所述的抗硬件木馬芯片設計系統，其特征在于，所述第一預處理模塊包括：

第一排序單元，用于將所述內部節點根據轉換概率按照升序進行排序；

第一選擇單元，用于選擇出所述轉換概率小于預設轉換概率閾值的節點，構成第一節點集合。

8.根據權利要求6所述的抗硬件木馬芯片設計系統，其特征在于，所述第二預處理模塊包括：

第一獲取單元，用于獲取所述第一節點集合中最小信號概率的節點，構成第三節點集合；

第二獲取單元，用于獲取所述第三節點集合中內部節點的邏輯深度；

第二排序單元，用于將所述第三節點集合中的節點按照節點的邏輯深度進行排序，構成第四節點集合；

第二選擇單元，用于從所述第四節點集合中選擇出邏輯深度最小的節點構成第二節點集合。