[發明專利]一種抗硬件木馬集成電路設計方法及系統

有效

• 申請號: 201710418226.7
• 申請日: 2017-06-06
• 公開（公告）號: CN107239620B
• 公開（公告）日: 2020-10-30
• 發明（設計）人: 吳新春;徐力;葉文霞;周彬
• 申請（專利權）人: 西南交通大學;寧波千里電子科技有限公司
• 主分類號: G06F30/398
• 分類號: G06F30/398;G06F21/76
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 逯長明;許偉群

本申請實施例公開了一種抗硬件木馬集成電路設計方法及系統，包括：將集成電路轉換概率低于預設轉換概率閾值的內部節點構成第一節點集合；從第一節點集合中獲取最小信號概率且邏輯深度最小的內部節點構成第二節點集合；根據第二節點集合中內部節點數量選擇對應的內部節點插入預設電路，預設電路包括二選一的多路選擇器和一個掃描觸發器；比較插入預設電路后的集成電路的關鍵路徑延時與原集成電路的關鍵路徑延時，確定是否需要更換新的內部節點插入預設電路。選擇對應內部節點插入預設電路后，提高了節點的轉換概率，硬件木馬選擇節點插入時被激活的概率增加，使得硬件木馬找不到合適的插入點插入到集成電路中，降低集成電路被硬件木馬攻擊的風險。

技術領域

本申請涉及電路設計領域，尤其涉及一種抗硬件木馬集成電路設計方法及系統。

背景技術

集成電路設計是根據用戶的需求經過電路研發工作設計出符合用戶需求的電路，一般情況下，設計好的電路需要進行封裝，獲取對應的芯片。隨著IP復用技術的發展，集成電路的很多功能模塊也可能是設計者直接從第三方的IP設計公司購入，并非完全自行設計。這種整體設計與模塊設計相互獨立，以及設計和生產分離的產業模式，決定了芯片在電路設計、生產制造以及使用過程中都會存在安全隱患。例如，在設計過程中，IP提供方可能在設計者不知情的情況下，在提供的IP模塊中植入硬件木馬。在生產過程中，生產者也可能會利用芯片版圖中存在的空余空間，在設計者不知情的情況下，在芯片生產過程中植入木馬。在使用過程中，用戶升級固件程序時也有可能在存儲器中被植入木馬。這些木馬電路可以在芯片工作時竊聽并傳播其內部信息；或者在芯片中設置某種開關，在某些特定的指令或外部條件下，造成芯片意外的報廢。

目前，基于測試點插入的硬件木馬加速測試方法通過插入一些特定的測試電路，提高集成電路內部各個節點的活性，從而實現加速隱藏的硬件木馬激活。但是，目前插入測試點的硬件木馬加速測試方法具有以下缺點：插入測試點會增加集成電路的路徑延時，從而使集成電路性能因測試點的插入而退化，嚴重影響集成電路的使用。插入測試點的數量決定了增加的硬件開銷，插入測試點的數量不是最優；對一些具有多個輸入的邏輯門，現有的基于測試點插入的硬件木馬加速測試方法失效。

發明內容

本申請提供了一種抗硬件木馬集成電路設計方法及系統，以解決傳統方法設計的集成電路易被硬件木馬攻擊的問題。

一種抗硬件木馬集成電路設計方法，所述方法包括：將集成電路轉換概率低于預設轉換概率閾值的內部節點構成第一節點集合；從所述第一節點集合中獲取最小信號概率且邏輯深度最小的內部節點構成第二節點集合；根據所述第二節點集合中內部節點數量選擇對應的內部節點插入預設電路，所述預設電路包括二選一的多路選擇器和一個掃描觸發器；比較插入預設電路后的集成電路的關鍵路徑延時與原集成電路的關鍵路徑延時，確定是否需要更換新的內部節點插入預設電路。

優選地，所述將集成電路轉換概率低于預設轉換概率閾值的內部節點構成第一節點集合，包括：獲取所述集成電路每個內部節點的信號概率；根據所述信號概率獲取集成電路內部節點的轉換概率；將所述轉換概率低于預設轉換概率閾值的內部節點構成第一節點集合。

優選地，所述從第一節點集合中獲取最小信號概率且邏輯深度最小的內部節點構成第二節點集合，包括：獲取所述第一節點集合中最小信號概率的節點，構成第三節點集合；獲取所述第三節點集合中內部節點的邏輯深度；將所述第三節點集合中的節點按照節點的邏輯深度進行排序，構成第四節點集合；從所述第四節點集合中選擇出邏輯深度最小的節點構成第二節點集合。

優選地，所述根據第二節點集合中內部節點數量選擇對應的內部節點插入預設電路，包括：如果所述第二節點集合中內部節點數量等于1，則直接在內部節點插入預設電路；或者，但如果所述第二節點集合中內部節點數量大于1，則在對應的扇出邏輯錐中節點數量最多的內部節點插入預設電路。