[發(fā)明專利]一種抗硬件木馬集成電路設(shè)計(jì)方法及系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201710418226.7
• 申請(qǐng)日: 2017-06-06
• 公開（公告）號(hào): CN107239620B
• 公開（公告）日: 2020-10-30
• 發(fā)明（設(shè)計(jì)）人: 吳新春;徐力;葉文霞;周彬
• 申請(qǐng)（專利權(quán)）人: 西南交通大學(xué);寧波千里電子科技有限公司
• 主分類號(hào): G06F30/398
• 分類號(hào): G06F30/398;G06F21/76
• 代理公司: 北京弘權(quán)知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11363
• 代理人: 逯長明;許偉群

1.一種抗硬件木馬集成電路設(shè)計(jì)方法，其特征在于，所述方法包括：

將集成電路轉(zhuǎn)換概率低于預(yù)設(shè)轉(zhuǎn)換概率閾值的內(nèi)部節(jié)點(diǎn)構(gòu)成第一節(jié)點(diǎn)集合；

從所述第一節(jié)點(diǎn)集合中獲取最小信號(hào)概率且邏輯深度最小的內(nèi)部節(jié)點(diǎn)構(gòu)成第二節(jié)點(diǎn)集合；

根據(jù)所述第二節(jié)點(diǎn)集合中內(nèi)部節(jié)點(diǎn)數(shù)量選擇對(duì)應(yīng)的內(nèi)部節(jié)點(diǎn)插入預(yù)設(shè)電路，包括：如果所述第二節(jié)點(diǎn)集合中內(nèi)部節(jié)點(diǎn)數(shù)量等于1，則直接在內(nèi)部節(jié)點(diǎn)插入預(yù)設(shè)電路；或者，但如果所述第二節(jié)點(diǎn)集合中內(nèi)部節(jié)點(diǎn)數(shù)量大于1，則在對(duì)應(yīng)的扇出邏輯錐中節(jié)點(diǎn)數(shù)量最多的內(nèi)部節(jié)點(diǎn)插入預(yù)設(shè)電路；所述預(yù)設(shè)電路包括二選一的多路選擇器和一個(gè)掃描觸發(fā)器；

比較插入預(yù)設(shè)電路后的集成電路的關(guān)鍵路徑延時(shí)與原集成電路的關(guān)鍵路徑延時(shí)，確定是否需要更換新的內(nèi)部節(jié)點(diǎn)插入預(yù)設(shè)電路，包括：預(yù)設(shè)延時(shí)比例Ra；如果插入預(yù)設(shè)電路后的集成電路的關(guān)鍵路徑延時(shí)大于原集成電路的關(guān)鍵路徑延時(shí)與(1+Ra)的乘積，則舍棄原插入節(jié)點(diǎn)，更換新的內(nèi)部節(jié)點(diǎn)插入預(yù)設(shè)電路；或者，如果插入預(yù)設(shè)電路后的集成電路的關(guān)鍵路徑延時(shí)小于或等于原集成電路的關(guān)鍵路徑延時(shí)與(1+Ra)的乘積，則不需要更換新的內(nèi)部節(jié)點(diǎn)插入預(yù)設(shè)電路。

2.根據(jù)權(quán)利要求1所述的抗硬件木馬集成電路設(shè)計(jì)方法，其特征在于，所述將集成電路轉(zhuǎn)換概率低于預(yù)設(shè)轉(zhuǎn)換概率閾值的內(nèi)部節(jié)點(diǎn)構(gòu)成第一節(jié)點(diǎn)集合，包括：

獲取所述集成電路每個(gè)內(nèi)部節(jié)點(diǎn)的信號(hào)概率；

根據(jù)所述信號(hào)概率獲取集成電路內(nèi)部節(jié)點(diǎn)的轉(zhuǎn)換概率；

將所述轉(zhuǎn)換概率低于預(yù)設(shè)轉(zhuǎn)換概率閾值的內(nèi)部節(jié)點(diǎn)構(gòu)成第一節(jié)點(diǎn)集合。

3.根據(jù)權(quán)利要求1所述的抗硬件木馬集成電路設(shè)計(jì)方法，其特征在于，所述從第一節(jié)點(diǎn)集合中獲取最小信號(hào)概率且邏輯深度最小的內(nèi)部節(jié)點(diǎn)構(gòu)成第二節(jié)點(diǎn)集合，包括：

獲取所述第一節(jié)點(diǎn)集合中最小信號(hào)概率的節(jié)點(diǎn)，構(gòu)成第三節(jié)點(diǎn)集合；

獲取所述第三節(jié)點(diǎn)集合中內(nèi)部節(jié)點(diǎn)的邏輯深度；

將所述第三節(jié)點(diǎn)集合中的節(jié)點(diǎn)按照節(jié)點(diǎn)的邏輯深度進(jìn)行排序，構(gòu)成第四節(jié)點(diǎn)集合；

從所述第四節(jié)點(diǎn)集合中選擇出邏輯深度最小的節(jié)點(diǎn)構(gòu)成第二節(jié)點(diǎn)集合。

4.一種抗硬件木馬集成電路設(shè)計(jì)系統(tǒng)，其特征在于，所述系統(tǒng)包括：

第一預(yù)處理模塊，用于將集成電路轉(zhuǎn)換概率低于預(yù)設(shè)轉(zhuǎn)換概率閾值的內(nèi)部節(jié)點(diǎn)構(gòu)成第一節(jié)點(diǎn)集合；

第二預(yù)處理模塊，用于從所述第一節(jié)點(diǎn)集合中獲取最小信號(hào)概率且邏輯深度最小的內(nèi)部節(jié)點(diǎn)構(gòu)成第二節(jié)點(diǎn)集合；

插入處理模塊，用于根據(jù)所述第二節(jié)點(diǎn)集合中內(nèi)部節(jié)點(diǎn)數(shù)量選擇對(duì)應(yīng)的內(nèi)部節(jié)點(diǎn)插入預(yù)設(shè)電路，所述預(yù)設(shè)電路包括二選一的多路選擇器和一個(gè)掃描觸發(fā)器；

判定模塊，用于比較插入預(yù)設(shè)電路后的集成電路的關(guān)鍵路徑延時(shí)與原集成電路的關(guān)鍵路徑延時(shí)，確定是否需要更換新的內(nèi)部節(jié)點(diǎn)插入預(yù)設(shè)電路；

所述插入處理模塊包括：

第五獲取單元，用于獲取所述第二節(jié)點(diǎn)集合中內(nèi)部節(jié)點(diǎn)數(shù)量；

插入處理單元，用于如果所述第二節(jié)點(diǎn)集合中內(nèi)部節(jié)點(diǎn)數(shù)量等于1，則直接在內(nèi)部節(jié)點(diǎn)插入預(yù)設(shè)電路；或者，但如果所述第二節(jié)點(diǎn)集合中內(nèi)部節(jié)點(diǎn)數(shù)量大于1，則在對(duì)應(yīng)的扇出邏輯錐中節(jié)點(diǎn)數(shù)量最多的內(nèi)部節(jié)點(diǎn)插入預(yù)設(shè)電路；

所述判定模塊，包括：

預(yù)設(shè)單元，用于預(yù)設(shè)延時(shí)比例Ra；

判定處理單元，用于如果插入預(yù)設(shè)電路后的集成電路的關(guān)鍵路徑延時(shí)大于原集成電路的關(guān)鍵路徑延時(shí)與1+Ra的乘積，則舍棄原插入節(jié)點(diǎn)，更換新的內(nèi)部節(jié)點(diǎn)插入預(yù)設(shè)電路；或者，如果插入預(yù)設(shè)電路后的集成電路的關(guān)鍵路徑延時(shí)小于或等于原集成電路的關(guān)鍵路徑延時(shí)與1+Ra的乘積，則不需要更換新的內(nèi)部節(jié)點(diǎn)插入預(yù)設(shè)電路。

5.根據(jù)權(quán)利要求4所述的抗硬件木馬集成電路設(shè)計(jì)系統(tǒng)，其特征在于，所述第一預(yù)處理模塊包括：

第一獲取單元，用于獲取所述集成電路每個(gè)內(nèi)部節(jié)點(diǎn)的信號(hào)概率；

第二獲取單元，用于根據(jù)所述信號(hào)概率獲取集成電路內(nèi)部節(jié)點(diǎn)的轉(zhuǎn)換概率；

處理單元，用于將所述轉(zhuǎn)換概率低于預(yù)設(shè)轉(zhuǎn)換概率閾值的內(nèi)部節(jié)點(diǎn)構(gòu)成第一節(jié)點(diǎn)集合。

6.根據(jù)權(quán)利要求4所述的抗硬件木馬集成電路設(shè)計(jì)系統(tǒng)，其特征在于，所述第二預(yù)處理模塊包括：

第三獲取單元，用于獲取所述第一節(jié)點(diǎn)集合中最小信號(hào)概率的節(jié)點(diǎn)，構(gòu)成第三節(jié)點(diǎn)集合；

第四獲取單元，用于獲取所述第三節(jié)點(diǎn)集合中內(nèi)部節(jié)點(diǎn)的邏輯深度；

第一排序單元，用于將所述第三節(jié)點(diǎn)集合中的節(jié)點(diǎn)按照節(jié)點(diǎn)的邏輯深度進(jìn)行排序，構(gòu)成第四節(jié)點(diǎn)集合；

第一選擇單元，用于從所述第四節(jié)點(diǎn)集合中選擇出邏輯深度最小的節(jié)點(diǎn)構(gòu)成第二節(jié)點(diǎn)集合。