[發明專利]飛行器載荷終端圖像壓縮方法

在審

• 申請號: 201710405688.5
• 申請日: 2017-06-01
• 公開（公告）號: CN107347158A
• 公開（公告）日: 2017-11-14
• 發明（設計）人: 張峰
• 申請（專利權）人: 西南電子技術研究所（中國電子科技集團公司第十研究所）
• 主分類號: H04N19/426
• 分類號: H04N19/426;H04N19/42;H04N19/85
• 代理公司: 成飛(集團)公司專利中心51121
• 代理人: 郭純武

1.一種飛行器載荷終端圖像壓縮方法，具有如下技術特征：以帶有圖像輸入接口LVDS、串口、內存DDR的可編程邏輯門陣列FPGA芯片為核心，電連接雙片程序加載存儲器QSPIFlash、以太網接口芯片PHY、模/數轉換器ADC、數/模轉換器DAC和圖像壓縮芯片ADV212組成圖像壓縮系統；FPGA的加載程序以及ADV212的固件文件共同存儲于一片Flash存儲器中；然后采用FPGA中內嵌的ARM內核通過總線AXI_EMC對圖像壓縮芯片ADV212進行參數配置，通過可編程邏輯門陣列FPGA運用硬件描述語言VHDL對來源于圖像輸入接口LVDS的圖像數據進行重新排序、組幀、校驗和分割，以完成圖像數據的采集、接收、壓縮預處理輸入，并將圖像數據存儲到大容量內存DDR中，FPGA邏輯部分將分割后的數據送給圖像壓縮芯片ADV212進行圖像數據交互，將壓縮后的數據輸出至可編程邏輯門陣列FPGA，FPGA邏輯單元模塊根據檢測到ADV212處理完成的中斷后，再從LVDS接口循環接收原始圖像信息并進行壓縮處理。

2.如權利要求1所述的飛行器載荷終端圖像壓縮方法，其特征在于：FPGA圖像壓縮后的數據流通過內嵌雙ARM內核的可編程邏輯門陣列FPGA與AD9639模/數轉換器ADC、AD9779數/模轉換器DAC共同作用，實現壓縮數據流的調制、解調功能，并與信道、天線配合實現基本的無線射頻通信功能，將數據通過無線射頻通信鏈路發送到其它飛行器或地面終端。

3.如權利要求1所述的飛行器載荷終端圖像壓縮方法，其特征在于：FPGA邏輯單元模塊通過大容量緩存DDR實現圖像輸入接口LVDS速率與圖像壓縮芯片ADV212處理速率之間的匹配。

4.如權利要求1所述的飛行器載荷終端圖像壓縮方法，其特征在于：FPGA內嵌ARM核通過AXI_bus總線與作為ARM處理器的一個AXI_bus總線外設的圖像壓縮芯片ADV212相連，ARM通過AXI_bus總線對ADV212進行配置，圖像壓縮芯片ADV212配置的參數包含ADV212初始化寄存器、編碼參數、圖像壓縮倍率額和壓縮信噪比。

5.如權利要求1所述的飛行器載荷終端圖像壓縮方法，其特征在于：ADV212對應的外設地址空間為0x42000000-0x42FFFFFF，總線AXI_EMC的參數為：工作時鐘50MHz，地址總線32位，數據總線32位。

6.如權利要求1所述的飛行器載荷終端圖像壓縮方法，其特征在于：圖像壓縮芯片ADV212與可編程邏輯門陣列FPGA共用一片地址空間為0xFC000000-0xFDFFFFFF的程序加載存儲器QSPI Flash，FPGA中的內嵌ARM處理器內核對QSPI Flash進行應用層函數的讀寫訪問,以對ADV212的固件信息進行在線更新，其中，程序加載存儲器QSPI Flash地址空間0xFC000000-0xFDEFFFFF用于存儲FPGA的加載程序，地址空間0xFDF00000-0xFDFFFFFF用于存儲ADV212的固件信息。

7.如權利要求6所述的飛行器載荷終端圖像壓縮方法，其特征在于：FPGA內嵌ARM處理器通過AXI_bus總線對圖像壓縮芯片ADV212的地址編移量為0x8的編碼參數設定壓縮倍率，并將壓縮誤差控制在±5％以內。

8.如權利要求1所述的飛行器載荷終端圖像壓縮方法，其特征在于：FPGA中的內嵌ARM處理器與FPGA中的邏輯部分共用容量共為1024MB的大容量緩存DDR，且大容量緩存DDR的地址為0-511MB低地址空間作為FPGA內嵌ARM處理器運行操作系統的內存；DDR的地址為512-1023MB高地址空間作為ADV212圖像數據源的輸入緩存。

9.如權利要求1所述的飛行器載荷終端圖像壓縮方法，其特征在于：可編程邏輯門陣列FPGA內含有內嵌的雙ARM核，內核配置ADV212芯片編寫C語言應用程序文件訪問FPGA的QSPI Flash，讀取ADV212的固件文件，并通過AXI_EMC總線訪問ADV212芯片，寫入到ADV212芯片的內部配置空間，實現對ADV212的配置，配置完成后，以AXI_GPIO0的高脈沖方式，通知并交出ADV212的控制權給FPGA的邏輯部分。

10.如權利要求1所述的飛行器載荷終端圖像壓縮方法，其特征在于：在FPGA的邏輯部分中，雙口RAM存儲器Dual_port bram1的端口A相連先進先出緩存器FIFO1的輸出接口，將數據送至Dual_port bram1，同時根據先進先出緩存器FIFO1的非空標志，產生中斷Interrupt1，通知FPGA中的內嵌ARM核，ARM核配置DMA控制器DMA1，將數據從雙口RAM存儲器Dual_port bram1通過端口B搬移至ARM內核的專用內存DDR3，DMA1的目的地址偏移量及搬移次數，由ARM在Interrupt1的中斷服務函數中計算；RM內核根據DMA1的搬移次數和每次搬移的數據量，計算并產生DDR3接收一幀圖像的滿中斷標志。