[發明專利]一種串行總線橋接方法及串行總線系統

有效

• 申請號: 201710404362.0
• 申請日: 2017-06-01
• 公開（公告）號: CN107301138B
• 公開（公告）日: 2019-05-17
• 發明（設計）人: 李小軍;孟慶曉;秦金昆
• 申請（專利權）人: 深圳震有科技股份有限公司
• 主分類號: G06F13/24
• 分類號: G06F13/24;G06F13/38
• 代理公司: 深圳市君勝知識產權代理事務所(普通合伙) 44268
• 代理人: 王永文;唐敏

本發明公開了一種串行總線橋接方法及串行總線系統，所述方法包括：當主控器訪問串行外設接口主機設備時，所述CPLD檢測串行外設接口主機設備的CS和CLK信號；待檢測到所述CS信號有效時，CPLD向主控器發送IRQ中斷信號，以驅動所述主控器將待發送數據寫入發送寄存器；在每次檢測到上升沿時，將待發送數據逐一發送至串行外設接口主機設備；當待發送數據發送完畢后，向主控器發送IRQ中斷信號，以驅動所述主控器將下一個待發送數據寫入發送寄存器，并重復上述步驟直至檢測到所述CS信號為無效。本發明通過CPLD轉接實現了主設備與主設備之間的通訊，并且傳輸效率高以及可靠性穩定。

技術領域

本發明涉及串行總線技術領域，特別涉及一種串行總線橋接方法及串行總線系統。

背景技術

串行外設總線在嵌入式設備中廣泛使用，一般用于慢速設備的通信，時鐘頻率一般在幾兆赫茲以下。串行外設總線系統分為主設備和從設備進行點對點通信，主設備產生時鐘信號，從設備利用主設備的時鐘收發數據。所述主機為嵌入式主控CPU，從機為其它外圍芯片。

但是，當與主控CPU通過串行外設接口連接的設備只能做主設備時，主控CPU就只能做從設備了。然而，現有之主控CPU普遍不支持從設備模式，并且主控CPU的IO管腳可能被占用而不能實現從設備功能。

因而現有技術還有待改進和提高。

發明內容

鑒于現有技術的不足，本發明的目的是要提供一種串行總線橋接方法及串行總線系統。

為了實現上述目的，本發明所采用的技術方案如下：

一種串行總線橋接方法，應用于一可編程邏輯器件CPLD，其包括如下步驟：

A、當主控器訪問串行外設接口主機設備時，所述CPLD檢測串行外設接口主機設備的CS和CLK信號；

B、待檢測到所述CS信號有效時，CPLD向主控器發送IRQ中斷信號，以驅動所述主控器將待發送數據寫入發送寄存器；

C、在每次檢測到上升沿時，將待發送數據逐一發送至串行外設接口主機設備；

D、當待發送數據發送完畢后，向主控器發送IRQ中斷信號，以驅動所述主控器將下一個待發送數據寫入發送寄存器，并重復上述步驟C和步驟D直至檢測到所述CS信號為無效。

所述串行總線橋接方法，其中，所述待檢測到所述CS信號有效時具體為：待檢測到所述CS信號的電平為低電平。

所述串行總線橋接方法，其中，所述步驟C、所述在每次檢測到上升沿時，將待發送數據逐一發送至串行外設接口主機設備具體包括：

C1、檢測CLK信號的上升沿；

C2、當第一次檢測到CLK信號的上升沿時，將發送寄存器中的待發送數據按照MSB先發的方式發送一個bit；

C3、當第二次檢測到CLK信號的上升沿時，將發送寄存器中的待發送數據按照MSB先發的方式發送一個bit，以此類推直至發送寄存器中的待發送數據發送完畢。

所述串行總線橋接方法，其中，所述步驟C、所述在每次檢測到上升沿時，將待發送數據逐一發送至串行外設接口主機設備之后還包括：

D01、CPLD讀取串行外設接口主機設備的MOSI的電平信號；

D02、在每次檢測到下降沿時，接收串行外設接口發送的數據，并將所述接收到的數據保存至接收寄存器。

所述串行總線橋接方法，其中，所述D具體包括：

D1、當帶發送數據發送完畢后，CPLD向主控器發送IRQ中斷信號；