[發明專利]集成電路二維形成互連及形成半導體結構的方法及其裝置

有效

• 申請號: 201710395335.1
• 申請日: 2017-05-27
• 公開（公告）號: CN108122886B
• 公開（公告）日: 2021-07-20
• 發明（設計）人: 吳佳典;劉相瑋;楊岱宜;朱韋臻
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L23/528
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 徐金國

本揭露揭示了集成電路以二維(two?dimensional；2?D)與一維(one?dimensional；1?D)圖案布局互連。本揭露提供經由y方向上的二維互連來連接在一維圖案布局的x方向上的偶數線或奇數線的方法。根據裝置設計需要，二維互連可垂直于或不垂直于偶數線或奇數線。相比于在一維圖案化制程中使用的常規自動對準多圖案化(self?aligned multiple patterning；SAMP)制程，提供了二維圖案化的自由度。本文描述的二維圖案化提供了與x及y兩者方向上的臨界尺寸匹配的線寬。在一維線之間或在二維互連與一維線的尾端之間的間距可保持為常數及最小值。

技術領域

本發明實施例是關于一種形成集成電路二維互連以及半導體結構的方法及其裝置。

背景技術

一般而言，集成電路(integrated circuits；ICs)包含在基板上形成的各個裝置，諸如晶體管、電容器等等。前段制程(Front-end-of-line；FEOL)為IC制造的第一部分，而各個裝置(晶體管、電容器、電阻器等等)在晶圓中被圖案化。后段制程(Back end of line；BEOL)為IC制造的第二部分，而各個裝置在晶圓上與電線或金屬層互相連接。它包括互連接觸、金屬層及晶片至包裝連接的接合部位。

隨著技術發展，IC特性在于相對與前一代裝置的尺寸要求不斷降低。然而，這種尺寸上的減小受到在裝置的制造中所使用的光微影工具所限制。由光微影工具制造的特征及間距的最小尺寸取決于工具的解析能力。替代方法可存在以增大解析能力及降低最小節距(例如，特征尺寸與特征之間的間距的寬度的總和)；然而，此等方法亦不能提供足夠的臨界尺寸。再者，減小圖案大小的方法通常效率低，例如增加裝置制造的成本及時間。

發明內容

根據本揭露多個實施例，一種形成互連的方法包含在基板上方形成具有多個第一側壁的多個介電結構，其中介電結構的至少一第一介電結構及第二介電結構彼此平行；移除第一介電結構的一部分以形成多個第二側壁，第二側壁在互連的上視角上與第一側壁彼此不平行，其中移除部分具有第一寬度；在第一側壁及第二側壁上形成間隔物；移除介電結構；在不由位于第一側壁及第二側壁上的間隔物保護的基板的區域中形成多個溝槽，其中溝槽具有等于或小于5納米并等于第一寬度的三分之一的第二寬度；以及在溝槽中設置導電材料以形成多個導線，其中導線的至少一第一導線及第二導線彼此物理接觸并相交。

根據本揭露多個實施例，一種形成半導體結構的方法包含提供基板，基板具有硬屏蔽層；于硬屏蔽層上形成非金屬組件，其中非金屬組件在半導體結構的上視角上彼此平行；蝕刻非金屬組件中的至少一以形成至少一非金屬組件的第一部分及第二部分，其中第一部分與第二部分之間的距離相等于第一尺寸；于基板上設置間隔物層并蝕刻間隔物層以形成位于非金屬組件的側壁的間隔物，其中間隔物的寬度相等于第二尺寸，第二尺寸介乎5納米與30納米之間并相等于第一尺寸的三分之一；移除非金屬組件；以間隔物為屏蔽組件而蝕刻硬屏蔽層及基板以形成第一溝槽及第二溝槽，其中第一溝槽及第二溝槽相交并分別沿第一方向及第二方向延伸，第一方向及第二方向在上視角上彼此相異；以及在第一溝槽及第二溝槽中設置導電材料以分別形成第一導線及第二導線，其中第一導線及第二導線彼此物理接觸。

根據本揭露多個實施例，一種形成半導體結構的方法包含于基板上形成鰭片形狀結構，其中鰭片形狀結構彼此平行；蝕刻鰭片形狀結構中的至少一以形成至少一鰭片形狀結構的第一部分及第二部分；于鰭片形狀結構的側壁形成間隔物，其中間隔物的寬度相等于第二尺寸，第二尺寸等于或小于5納米并相等于第一尺寸的三分之一；以間隔物為屏蔽組件而蝕刻基板以形成第一溝槽及第二溝槽，其中第一溝槽及第二溝槽相交并分別沿第一方向及第二方向延伸，第一方向及第二方向在半導體結構的上視角上彼此相異；以及在第一溝槽及第二溝槽中設置導電材料以分別形成第一導線及第二導線，其中第一導線及第二導線在上視角上彼此垂直。