[發明專利]一種延時電路

有效

• 申請號: 201710389960.5
• 申請日: 2017-05-27
• 公開（公告）號: CN107241087B
• 公開（公告）日: 2023-06-02
• 發明（設計）人: 艾亮東;艾平平;馬曉武
• 申請（專利權）人: 上海吉锝芯微電子有限公司
• 主分類號: H03K17/284
• 分類號: H03K17/284;H03K17/687
• 代理公司: 無錫松禾知識產權代理事務所(普通合伙) 32316
• 代理人: 花修洋

本發明公開了一種延時電路，包括依次串聯在一起的第一電容充放開關電路、第一緩沖器、第二電容充放開關電路與第二緩沖器；所述第一電容充放開關電路包括第一PMOS管、第一NMOS管、第三PMOS管、第三NMOS管、第一電流源電路、第二電流源電路以及第一電容；所述第二電容充放開關電路包括第二PMOS管、第二NMOS管、第四PMOS管、第四NMOS管、第三電流源電路、第四電流源電路以及第二電容。本發明的延時電路消除了傳統延時電路中由于電流源非理想特性而產生的誤差，從而提高了延遲電路的延遲精度。

技術領域

本發明涉及半導體集成電路，特別是涉及一種延時電路。

背景技術

延時電路在集成電路中應用廣泛，傳統的延時電路是直接利用反相器的延時累加產生所需延時(如圖1所示)，然而圖1所示的延時電路對工藝偏差很敏感。另一傳統延時電路是利用基準電流源對電容充放電產生所需延時(如圖2所示)，然而圖2所示的延時電路由于電流源的非理想特性會使電路在充電放電過程中產生相應的誤差。

發明內容

發明目的：為了克服現有技術中存在的不足，本發明提供一種能夠解決傳統延時電路中電流源非理想特性帶來的誤差、具有較高延時精度的延時電路。

技術方案：為實現上述目的，本發明的延時電路包括依次串聯在一起的第一電容充放開關電路、第一緩沖器、第二電容充放開關電路與第二緩沖器；

所述第一電容充放開關電路包括第一PMOS管、第一NMOS管、第三PMOS管、第三NMOS管、第一電流源電路、第二電流源電路以及第一電容；

所述第一PMOS管、第一NMOS管、第三PMOS管以及第三NMOS管四者的柵極短接并連接輸入信號端；所述第一PMOS管的漏極與第一NMOS管的源極短接并同時和所述第一緩沖器的輸入端A以及第一電容的一端連接，第一電容的另一端接地；所述第一PMOS管的源極、第三PMOS管的源極、以及第三NMOS管的源極三者均通過第一電流源電路接電源電壓，所述第一NMOS管的漏極、第三PMOS管的漏極、以及第三NMOS管的漏極三者均通過第二電流源電路接地；

所述第二電容充放開關電路包括第二PMOS管、第二NMOS管、第四PMOS管、第四NMOS管、第三電流源電路、第四電流源電路以及第二電容；

所述第二PMOS管、第二NMOS管、第四PMOS管以及第四NMOS管四者的柵極短接于所述第一緩沖器的輸出端B；所述第二PMOS管的漏極與第二NMOS管的源極短接并同時和所述第二緩沖器的輸入端C以及第二電容的一端連接，第二電容的另一端接地；所述第二PMOS管的源極、第四PMOS管的源極以及第四NMOS管的源極三者均通過第三電流源電路接電源電壓，所述第二NMOS管的漏極、第四PMOS管的漏極以及第四NMOS管的漏極三者均通過第四電流源電路接地；

所述第二緩沖器的輸出端作為整個延時電路的輸出端。

進一步地，所述第一電容充放開關電路與第二電容充放開關電路的充放電延時大于等于所述第一緩沖器與第二緩沖器的上升、下降延時的10倍。

進一步地，所述第一電容充放開關電路與第二電容充放開關電路的充放電延時大于等于所述第一緩沖器與第二緩沖器的上升、下降延時的100倍。

有益效果：本發明的延時電路消除了傳統延時電路中由于電流源電路非理想特性而產生的誤差，從而提高了延遲電路的延遲精度。

附圖說明

附圖1為第一種傳統延時電路；

附圖2為第二種傳統延時電路；

附圖3為本發明的延伸電路實施方式示意圖。

具體實施方式

下面結合附圖對本發明作更進一步的說明。