[發明專利]一種并行數據的產生電路、方法及電子設備

有效

• 申請號: 201710386099.7
• 申請日: 2017-05-26
• 公開（公告）號: CN107222218B
• 公開（公告）日: 2020-11-03
• 發明（設計）人: 趙虹兵
• 申請（專利權）人: 四川九洲電器集團有限責任公司
• 主分類號: H03M9/00
• 分類號: H03M9/00
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 黃志華

本發明公開了一種并行數據的產生電路、方法及電子設備。該電路包括：N個存儲電路，其中，每個存儲電路產生M位并行數據；M位并行數據中的每位數據均具有通道標識，通道標識用于表示每位數據從所述每個存儲電路輸出時對應的輸出通道；N為大于等于1的整數；N個并串轉換電路，其中，第i個并串轉換電路與第i個存儲電路一一對應連接，i為從1到N的整數；第i個并串轉換電路接收第i個存儲電路產生的M位并行數據，并將M位并行數據轉換為第i路串行數據；合成電路，與N個并串轉換電路均連接，用于根據N路串行數據中每個數據的通道標識，合成數據寬度為N的并行數據。本發明提供一種新的并行數據的產生電路。

技術領域

本發明涉及電子信息技術領域，尤其涉及一種并行數據的產生電路、方法及電子設備。

背景技術

隨著現代電子信息技術的發展，數據通信逐步走向高帶寬、高速率，對高速并行數據的需求量增加。傳統的并行數據的產生方式大多采用存儲器輸出、串并轉換器或者并串轉換器來實現。

本發明發明人在實際操作過程中發現現有技術中存在如下缺陷：

通過存儲器直接輸出并行數據受限于存儲器的傳輸速度和數據寬度的限制。通過串并轉換器輸出并行數據依賴于電路設計中使用器件的性能參數和時序收斂性。通過并串轉換器實現并行數據只能將數據寬度較大的并行數據轉換為數據寬度較小的并行數據，即受到并行數據寬度的限制?？梢?，現有技術中的并行數據產生方式都具有一定的局限性。

發明內容

本發明提供一種并行數據的產生電路、方法及電子設備，用以提供一種新的并行數據的產生電路。

本發明第一方面提供了一種并行數據的產生電路，包括：

N個存儲電路，所述N個存儲電路中的每個存儲電路產生M位并行數據；所述M位并行數據中的每位并行數據均具有通道標識，所述通道標識用于表示所述每位并行數據從所述每個存儲電路輸出時對應的輸出通道；N為大于等于1的整數；M為大于等于2的整數；

N個并串轉換電路，所述N個并串轉換電路中的第i個并串轉換電路與所述N個存儲電路中的第i個存儲電路一一對應連接，i為從1到N的整數；所述第i個并串轉換電路接收所述第i個存儲電路產生的M位并行數據，并將所述M位并行數據轉換為第i路串行數據；

合成電路，與所述N個并串轉換電路均連接，用于接收所述N個并串轉換電路共產生的N路串行數據，并根據所述N路串行數據中每個數據的所述通道標識，合成數據寬度為N的并行數據。

可選的，所述合成電路具體用于：

將所述N路串行數據中所述通道標識相同的數據合成為數據寬度為N的并行數據，最終合成M個數據寬度為N的并行數據。

可選的，所述電路還包括；

第一控制電路，與所述N個并串轉換電路均連接；所述第一控制電路用于控制所述N個并串轉換電路中任意兩個并串轉換電路在接收到與各自對應的存儲電路產生的M位并行數據時的第一時間差不超過第一預設值。

可選的，所述電路還包括：

N個延時電路，所述N個延時電路中第i個延時電路的一端與所述第i個并串轉換電路一一對應連接，所述第i個延時電路的另一端與所述合成電路連接；

所述第i個延時電路用于控制所述第i個并串轉換電路產生的第i路串行數據到達所述合成電路時間，使得所述N路串行數據到達所述合成電路的時間相同。

可選的，所述N個存儲電路中至少有一個存儲電路為高速存儲器和/或，所述N個并串轉換電路中至少有一個并串轉換電路為高速并串轉換電路。