[發明專利]一種并行數據的產生電路、方法及電子設備

有效

• 申請號: 201710386099.7
• 申請日: 2017-05-26
• 公開（公告）號: CN107222218B
• 公開（公告）日: 2020-11-03
• 發明（設計）人: 趙虹兵
• 申請（專利權）人: 四川九洲電器集團有限責任公司
• 主分類號: H03M9/00
• 分類號: H03M9/00
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 黃志華

1.一種并行數據的產生電路，其特征在于，包括：

N個存儲電路，所述N個存儲電路中的每個存儲電路產生M位并行數據；所述M位并行數據中的每位并行數據均具有通道標識，所述通道標識用于表示所述每位并行數據從所述每個存儲電路輸出時對應的輸出通道；N為大于等于1的整數；M為大于等于2的整數；

N個并串轉換電路，所述N個并串轉換電路中的第i個并串轉換電路與所述N個存儲電路中的第i個存儲電路一一對應連接，i為從1到N的整數；所述第i個并串轉換電路接收所述第i個存儲電路產生的M位并行數據，并將所述M位并行數據轉換為第i路串行數據；

合成電路，與所述N個并串轉換電路均連接，用于接收所述N個并串轉換電路共產生的N路串行數據，并根據所述N路串行數據中每個數據的所述通道標識，將通道標識相同的數據合成數據寬度為N的并行數據。

2.如權利要求1所述的電路，其特征在于，所述合成電路具體用于：

將所述N路串行數據中所述通道標識相同的數據合成為數據寬度為N的并行數據；最終合成M個數據寬度為N的并行數據。

3.如權利要求1所述的電路，其特征在于，所述電路還包括；

第一控制電路，與所述N個并串轉換電路均連接；所述第一控制電路用于控制所述N個并串轉換電路中任意兩個并串轉換電路在接收到與各自對應的存儲電路產生的M位并行數據時的第一時間差不超過第一預設值。

4.如權利要求1所述的電路，其特征在于，所述電路還包括：

N個延時電路，所述N個延時電路中第i個延時電路的一端與所述第i個并串轉換電路一一對應連接，所述第i個延時電路的另一端與所述合成電路連接；

所述第i個延時電路用于控制所述第i個并串轉換電路產生的第i路串行數據到達所述合成電路時間，使得所述N路串行數據到達所述合成電路的時間相同。

5.如權利要求1所述的電路，其特征在于，所述N個存儲電路中至少有一個存儲電路為高速存儲器和/或所述N個并串轉換電路中至少有一個并串轉換電路為高速并串轉換電路。

6.一種并行數據的產生方法，應用于一并行數據的產生電路中，其特征在于，所述電路包括N個存儲電路、N個并串轉換電路和合成電路，所述N個并串轉換電路中的第i個并串轉換電路與所述N個存儲電路中的第i個存儲電路一一對應連接，所述合成電路與所述N個并串轉換電路均連接，N為大于等于1的整數，i為從1到N的整數；所述方法包括：

所述N個存儲電路中的每個存儲電路產生M位并行數據；所述M位并行數據中的每位并行數據均具有通道標識，所述通道標識用于表示所述每位并行數據從所述每個存儲電路輸出時對應的輸出通道；M為大于等于2的整數；

所述第i個并串轉換電路接收所述第i個存儲電路產生的M位并行數據，并將所述M位并行數據轉換為第i路串行數據；

所述合成電路接收所述N個并串轉換電路共產生的N路串行數據，并根據所述N路串行數據中每個數據的所述通道標識，將通道標識相同的數據合成數據寬度為N的并行數據。

7.如權利要求6所述的方法，其特征在于，所述合成電路根據所述N路串行數據中每個數據的所述通道標識，合成數據寬度為N的并行數據，包括：

所述合成電路將所述N路串行數據中所述通道標識相同的數據合成為數據寬度為N的并行數據，最終合成M個數據寬度為N的并行數據。

8.如權利要求6所述的方法，其特征在于，所述電路還包括：與所述N個并串轉換電路連接的第一控制電路，在所述第i個并串轉換電路將所述M位并行數據轉換為第i路串行數據之前，所述方法還包括：

所述第一控制電路控制所述N個并串轉換電路中任意兩個并串轉換電路在接收到與各自對應的存儲電路產生的M位并行數據時的第一時間差不超過第一預設值。