[發明專利]設計集成電路的計算機實現的方法

在審

• 申請號: 201710377434.7
• 申請日: 2017-05-25
• 公開（公告）號: CN107436965A
• 公開（公告）日: 2017-12-05
• 發明（設計）人: 吳星珉;姜鐘九;鄭光鈺
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京銘碩知識產權代理有限公司11286
• 代理人: 劉燦強,韓明花

本專利申請要求于2016年5月26日提交到韓國知識產權局的第10-2016-0064937號韓國專利申請的優先權和權益，該韓國專利申請的內容通過引用全部包含于此。

技術領域

發明構思的實施例涉及一種集成電路，更具體地，涉及一種設計集成電路的計算機實現的方法以及一種制造半導體裝置的方法。

背景技術

設計半導體集成電路是將與芯片有關的行為模型(其描述將要由半導體系統執行的操作)轉換成描述半導體系統的組件之間的連接的具體結構模型的工藝。隨著半導體工藝技術的發展，工藝精度已經提高。也就是說，集成電路的金屬間距已經減小。相應地，使用自對準通孔(SAV)形成工藝來形成通孔。隨著通孔尺寸也已經減小，由于通孔的關鍵尺寸的改變造成的通孔電阻的變化已經逐漸增加。

根據現有技術，通孔電阻被描述為單個固定值。詳細地說，將金屬最小關鍵尺寸(CD)的最差情況的通孔電阻施用到每個通孔。這里，當使用自對準通孔(SAV)工藝形成通孔時，施用最差情況的通孔電阻而不管因金屬CD的改變而導致的通孔CD的改變(這使通孔電阻改變)，這使仿真結果的準確性降低。另外，由于金屬和虛設金屬之間的間隔，導致SAV工藝可能造成通孔電阻的差異。施用最差情況的通孔電阻而不管由于金屬的間隔的改變造成的通孔電阻的改變，這使仿真結果的準確性降低。

發明內容

根據發明構思的實施例，提供了一種設計集成電路的計算機實現方法，所述方法包括：接收第一數據，所述第一數據包括集成電路中的通孔的多個電阻值，其中，基于連接到通孔的導線的寬度和在導線與相鄰的導線之間的間隔中的至少一種來限定所述多個電阻值中的每個；接收第二數據，所述第二數據包括集成電路的布圖的物理特性；由處理器基于第一數據和第二數據從所述多個電阻值提取布圖的通孔電阻。

根據發明構思的另一實施例，提供了一種設計集成電路的計算機實現方法，所述方法包括：基于集成電路中的連接到通孔的導線的物理特性由處理器限定針對通孔的寄生元素的多個特性值；生成通孔的寄生元素文件，其中，寄生元素文件包括所述多個特性值；輸出寄生元素文件。

根據發明構思的另一實施例，提供了一種設計集成電路的計算機實現的方法，所述方法包括：接收包括針對集成電路中的一個通孔的多個特性值的參數數據；接收包括針對集成電路的布圖中包括的各種圖案的物理特性或幾何特性的布圖數據，其中，布圖數據包括布圖中包括的導線的寬度值和間隔值；由處理器從參數數據和布圖數據提取寄生元素；輸出寄生描述文件，寄生描述文件包括形成集成集成電路的一個網的導線和通孔中的每種的寄生電阻和寄生電容。

附圖說明

圖1是根據發明構思的實施例的制造半導體裝置的方法的流程圖。

圖2是根據發明構思的實施例的集成電路中包括的布線結構的示意性結構圖。

圖3和圖4示出根據發明構思的一些實施例的集成電路設計系統。

圖5是根據發明構思的實施例的集成電路設計方法的流程圖。

圖6是根據發明構思的實施例的寄生提取操作的詳細流程圖。

圖7是根據發明構思的實施例的時序分析操作的詳細流程圖。

圖8是根據發明構思的實施例的設計集成電路的方法的流程圖。

圖9示出根據發明構思的實施例的集成電路中包括的布線結構。

圖10是示出根據發明構思的實施例的根據連接到通孔的上導線和下導線的寬度和間隔的通孔電阻的表。

圖11A至圖11C示出根據發明構思的實施例的集成電路布圖。

圖12示出根據發明構思的實施例的第一技術文件。

圖13A至圖13C示出根據發明構思的實施例的集成電路布圖。

圖14示出根據發明構思的實施例的第二技術文件。

圖15示出根據發明構思的實施例的第三技術文件。

圖16示出根據發明構思的實施例的測試操作中使用的被測裝置(DUT)。

圖17A至圖17C示出根據發明構思的實施例的測試操作中使用的實驗設計(DOE，design of experiments)。

圖18是根據發明構思的實施例的集成電路布圖。

圖19是示出根據發明構思的實施例的存儲介質的框圖。

圖20是根據發明構思的實施例的計算系統的框圖。

具體實施方式

圖1是根據發明構思的實施例的制造半導體裝置的方法的流程圖。