[發明專利]寄生RC網絡的提取方法

有效

• 申請號: 201710370130.8
• 申請日: 2017-05-23
• 公開（公告）號: CN107195563B
• 公開（公告）日: 2020-04-10
• 發明（設計）人: 曹云
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L27/02
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅

技術領域

本發明涉及半導體集成電路技術領域，尤其涉及一種寄生RC網絡的提取方法。

背景技術

電子設計自動化(Electronic Design Automation，EDA)意指使用計算機來設計及仿真集成電路上的電子電路的性能，EDA已經進展到可處理苛求復雜的半導體集成電路設計工作。在已設計出的集成電路且實體上已將該電路布局好之后，需測試驗證該集成電路是否正確地工作。其中一項測試可測定集成電路中與例如晶體管的電子裝置的互連線路(亦即布線或網絡)相關聯的寄生效應特性，即可測定布線寄生電阻及電容的特性，而這種方式在本文中被稱為“電阻電容RC提取”(Resistance Capacitance extraction)，這些布線寄生效應由半導體制程引起。測定布線寄生效應的特性是相當重要的，這是因為布線寄生效應會影響到電路中的電子信號自一點傳輸到另一點的延遲，因而可能會影響到處理速度。此外，寄生效應可能影響到“電子遷移”，電子遷移意指使信號線中的金屬隨著使用時間而沿著電流的路徑遷移的問題。最后在諸如數年等的一段時間之后，該電子遷移現象可能造成斷路，使信號路徑中的信號中斷，因而造成集成電路故障，可能造成電子遷移現象的高電流密度可能由一較大的電容負載引起。

現有技術中對晶體管器件的仿真模型參考圖1中所示，寄生阻抗包括晶體管襯底B端連接的RC阻抗和電阻阻抗，即第一電阻R1和第一電容C1組成組成的RC阻抗及第二電容C2。然而，目前的提取方法中難以將襯底中的寄生RC網絡提取出來。

發明內容

本發明的目的在于，提供一種寄生RC網絡的提取方法，解決現有技術中難以將襯底中的寄生RC網絡提取出來的技術問題。

為解決上述技術問題，本發明提供一種寄生RC網絡的提取方法，包括：

獲取包括多個器件的版圖；

于所述版圖中定義輔助層；

于所述輔助層中定義寄生RC區域；

建立所述寄生RC區域與所述器件的端口之間的連接關系；

提取所述寄生RC區域的寄生電阻、寄生電容，并計算出寄生電阻、寄生電容的參數。

可選的，所述多個器件位于SOI襯底上，具有硅襯底、埋氧層及頂層硅。

可選的，所述寄生RC網絡位于所述硅襯底中。

可選的，獲取所述寄生RC網絡的寄生電容及寄生電阻的步驟包括：

提取寄生電容、提取寄生電阻；

計算寄生電阻的延遲和寄生電容的延遲；

將該延遲與不同互連模型進行比較，確定寄生電阻和寄生電容的互連關系。

可選的，所述器件為MOS晶體管，具有源極、漏極、柵極及基底四個端口。

可選的，所述基底與地端之間具有串聯的寄生電容阻抗與寄生RC阻抗。

可選的，所述寄生RC網絡連接于相鄰晶體管的寄生電容阻抗之間。

可選的，采用手動或自動掃描出所述輔助層。

可選的，所述輔助層位于淺溝槽隔離區域。

可選的，所述淺溝槽隔離區域將所述多個晶體管器件分隔開。

與現有技術相比，本發明的寄生RC網絡的提取方法，包括：獲取包括多個器件的版圖；于所述版圖中定義輔助層；于所述輔助層中定義寄生RC區域；建立所述寄生RC區域與所述器件的端口之間的連接關系；提取所述寄生RC區域的寄生電阻、寄生電容，并計算出寄生電阻、寄生電容的參數。本發明中，可以將襯底中的寄生阻抗提取出來，提高電路設計的準確性。

附圖說明

圖1為現有技術中晶體管器件的仿真模型；

圖2為本發明一實施例中的寄生阻抗提取方法的流程圖；

圖3為本發明一實施例中器件版圖的示意圖；

圖4為本發明一實施例中晶體管器件的仿真模型；

圖5為現有技術與本發明的仿真結果的比較。

具體實施方式

下面將結合示意圖對本發明的寄生RC網絡的提取方法進行更詳細的描述，其中表示了本發明的優選實施例，應該理解本領域技術人員可以修改在此描述的本發明，而仍然實現本發明的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而并不作為對本發明的限制。