[發(fā)明專利]一種傳輸速率的調(diào)整方法和裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201710370008.0
• 申請(qǐng)日: 2017-05-23
• 公開（公告）號(hào): CN107257266B
• 公開（公告）日: 2020-11-27
• 發(fā)明（設(shè)計(jì)）人: 陳晶;韓子英
• 申請(qǐng)（專利權(quán)）人: 臺(tái)州市吉吉知識(shí)產(chǎn)權(quán)運(yùn)營(yíng)有限公司
• 主分類號(hào): H04L1/00
• 分類號(hào): H04L1/00
• 代理公司: 浙江千克知識(shí)產(chǎn)權(quán)代理有限公司 33246
• 代理人: 裴金華

1.一種傳輸速率的調(diào)整方法，其特征在于，包括步驟：

獲取第N個(gè)周期的本底噪聲數(shù)值和傳輸速率，比較所述第N個(gè)周期的本底噪聲數(shù)值與預(yù)設(shè)本底噪聲數(shù)值的大小關(guān)系；

根據(jù)所述第N個(gè)周期的本底噪聲數(shù)值與所述預(yù)設(shè)本底噪聲數(shù)值的大小關(guān)系，調(diào)整第N+1個(gè)周期的傳輸速率，具體包括：確定所述第N個(gè)周期的本底噪聲數(shù)值與所述預(yù)設(shè)本底噪聲數(shù)值的大小關(guān)系；

當(dāng)所述第N個(gè)周期的本底噪聲數(shù)值等于所述預(yù)設(shè)本底噪聲數(shù)值時(shí)，控制第N+1個(gè)周期的傳輸速率為所述第N個(gè)周期的傳輸速率；

當(dāng)所述第N個(gè)周期的本底噪聲數(shù)值大于所述預(yù)設(shè)本底噪聲數(shù)值時(shí)，控制第N+1個(gè)周期的傳輸速率為PCIE 1.1對(duì)應(yīng)的傳輸速率；

當(dāng)所述第N個(gè)周期的本底噪聲數(shù)值小于所述預(yù)設(shè)本底噪聲數(shù)值時(shí)，控制第N+1個(gè)周期的傳輸速率為PCIE 2.0對(duì)應(yīng)的傳輸速率；N為整數(shù)，且N≥0。

2.根據(jù)權(quán)利要求1所述的一種傳輸速率的調(diào)整方法，其特征在于，所述調(diào)整第N+1個(gè)周期的傳輸速率之前，包括：在預(yù)設(shè)時(shí)長(zhǎng)后進(jìn)行調(diào)整所述第N+1個(gè)周期的傳輸速率。

3.一種傳輸速率的調(diào)整方法，其特征在于，包括步驟：

獲取第N個(gè)周期的本底噪聲數(shù)值和傳輸速率，比較所述第N個(gè)周期的本底噪聲數(shù)值與預(yù)設(shè)本底噪聲數(shù)值范圍的大小關(guān)系；

根據(jù)所述第N個(gè)周期的本底噪聲數(shù)值與所述預(yù)設(shè)本底噪聲數(shù)值范圍的大小關(guān)系，調(diào)整第N+1個(gè)周期的傳輸速率，具體包括：確定所述第N個(gè)周期的本底噪聲數(shù)值與所述預(yù)設(shè)本底噪聲數(shù)值范圍的大小關(guān)系；

當(dāng)所述第N個(gè)周期的本底噪聲數(shù)值在所述預(yù)設(shè)本底噪聲數(shù)值范圍內(nèi)時(shí)，控制第N+1個(gè)周期的傳輸速率為所述第N個(gè)周期的傳輸速率；

當(dāng)所述第N個(gè)周期的本底噪聲數(shù)值大于所述預(yù)設(shè)本底噪聲數(shù)值范圍的最大值時(shí)，控制第N+1個(gè)周期的傳輸速率為PCIE 1.1對(duì)應(yīng)的傳輸速率；

當(dāng)所述第N個(gè)周期的本底噪聲數(shù)值小于所述預(yù)設(shè)本底噪聲數(shù)值范圍的最小值時(shí)，控制第N+1個(gè)周期的傳輸速率為PCIE 2.0對(duì)應(yīng)的傳輸速率；N為整數(shù)，且N≥0。

4.一種傳輸速率的調(diào)整裝置，其特征在于，包括：

第一獲取模塊，獲取第N個(gè)周期的本底噪聲數(shù)值和傳輸速率；

第一比較模塊，比較所述第一獲取模塊獲取的所述第N個(gè)周期的本底噪聲數(shù)值與預(yù)設(shè)本底噪聲數(shù)值的大小關(guān)系；

第一調(diào)整模塊，根據(jù)所述第一比較模塊比較得到的所述第N個(gè)周期的本底噪聲數(shù)值與所述預(yù)設(shè)本底噪聲數(shù)值的大小關(guān)系，調(diào)整第N+1個(gè)周期的傳輸速率，所述第一調(diào)整模塊包括：

第一確定子模塊，確定所述第N個(gè)周期的本底噪聲數(shù)值與所述預(yù)設(shè)本底噪聲數(shù)值的大小關(guān)系；

第一控制子模塊，用于當(dāng)所述第N個(gè)周期的本底噪聲數(shù)值等于所述預(yù)設(shè)本底噪聲數(shù)值時(shí)，控制第N+1個(gè)周期的傳輸速率為所述第N個(gè)周期的傳輸速率；

第二控制子模塊，用于當(dāng)所述第N個(gè)周期的本底噪聲數(shù)值大于所述預(yù)設(shè)本底噪聲數(shù)值時(shí)，控制第N+1個(gè)周期的傳輸速率為PCIE 1.1對(duì)應(yīng)的傳輸速率；

第三控制子模塊，用于當(dāng)所述第N個(gè)周期的本底噪聲數(shù)值小于所述預(yù)設(shè)本底噪聲數(shù)值時(shí)，控制第N+1個(gè)周期的傳輸速率為PCIE 2.0對(duì)應(yīng)的傳輸速率；N為整數(shù)，且N≥0。

5.根據(jù)權(quán)利要求4所述的一種傳輸速率的調(diào)整裝置，其特征在于，所述第一調(diào)整模塊包括：處理子模塊，用于在預(yù)設(shè)時(shí)長(zhǎng)后進(jìn)行調(diào)整所述第N+1個(gè)周期的傳輸速率。

6.一種傳輸速率的調(diào)整裝置，其特征在于，包括：

第二獲取模塊，獲取第N個(gè)周期的本底噪聲數(shù)值和傳輸速率；

第二比較模塊，比較所述第二獲取模塊獲取的所述第N個(gè)周期的本底噪聲數(shù)值與預(yù)設(shè)本底噪聲數(shù)值范圍的大小關(guān)系；

第二調(diào)整模塊，根據(jù)所述第二比較模塊比較得到的所述第N個(gè)周期的本底噪聲數(shù)值與所述預(yù)設(shè)本底噪聲數(shù)值范圍的大小關(guān)系，調(diào)整第N+1個(gè)周期的傳輸速率，所述第二調(diào)整模塊包括：

第二確定子模塊，確定所述第N個(gè)周期的本底噪聲數(shù)值與所述預(yù)設(shè)本底噪聲數(shù)值的大小關(guān)系；

第四控制子模塊，用于當(dāng)所述第N個(gè)周期的本底噪聲數(shù)值等于所述預(yù)設(shè)本底噪聲數(shù)值范圍時(shí)，控制第N+1個(gè)周期的傳輸速率為所述第N個(gè)周期的傳輸速率；

第五控制子模塊，用于當(dāng)所述第N個(gè)周期的本底噪聲數(shù)值大于所述預(yù)設(shè)本底噪聲數(shù)值范圍的最大值時(shí)，控制第N+1個(gè)周期的傳輸速率為PCIE 1.1對(duì)應(yīng)的傳輸速率；

第六控制子模塊，用于當(dāng)所述第N個(gè)周期的本底噪聲數(shù)值小于所述預(yù)設(shè)本底噪聲數(shù)值范圍的最小值時(shí)，控制第N+1個(gè)周期的傳輸速率為PCIE 2.0對(duì)應(yīng)的傳輸速率；N為整數(shù)，且N≥0。