[發明專利]一種溝槽型MOS器件及其制造方法

有效

• 申請號: 201710369652.6
• 申請日: 2017-05-23
• 公開（公告）號: CN108962989B
• 公開（公告）日: 2020-10-13
• 發明（設計）人: 蔣正洋
• 申請（專利權）人: 華潤微電子（重慶）有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L29/06;H01L29/423
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 姚艷

本發明提供一種溝槽型MOS器件及其制造方法，其中，所述溝槽型MOS器件至少包括：第一導電類型重摻雜襯底及其上的第一導電類型輕摻雜外延層；間隔形成于所述第一導電類型輕摻雜外延層上部的多個第一導電類型源區及多個溝槽；形成于所述溝槽內的柵氧化層和多晶硅柵；形成于所述第一導電類型輕摻雜外延層上部的第二導電類型輕摻雜體區；形成于所述第二導電類型輕摻雜體區上的元胞區接觸孔及覆蓋所述元胞區溝槽內多晶硅柵的絕緣介質塊；形成于位于所述元胞區的相鄰兩個第一導電類型源區之間的第二導電類型重摻雜體接觸區；形成于所述元胞區接觸孔內的金屬源極。本發明在保證器件穩定性的同時，提升了器件密度、降低了導通電阻。

技術領域

本發明涉及半導體制造技術領域，特別是涉及一種溝槽型MOS器件及其制造方法。

背景技術

溝槽型MOS(Metal-Oxide-Semiconductor，金屬-氧化物-半導體)器件是如今發展最快的、市場前景非常看好的功率半導體器件之一，它具有開關速度快、輸入阻抗高、熱穩定性好、可靠性強等優點，在計算機、通訊設備、普通辦公設備的電源供應電路以及汽車電子電路領域內有著廣泛應用。

導通電阻是確定溝槽型MOS器件最大輸出功率和通態損耗的重要參數，用Ron表示。隨著應用領域要求的不斷提高，或不斷的追求利潤最大化，需要不斷的降低單位面積的導通電阻，進而在同樣面積的硅片上制造出更多同等性能的產品。導通電阻主要由器件結構、元胞圖形、元胞密度和芯片面積等因素決定。其中，決定導通電阻的最重要因素(占全部因素30％～50％左右)在于單位面積的元胞區溝槽數量(即元胞密度)，通過縮小元胞區溝槽間的距離，可以增大器件密度，密度越高導通電阻越低。

但是，對于傳統溝槽型MOS器件來說，受限于其器件結構和制造工藝，若是直接縮小元胞區溝槽間的距離，會造成嚴重的后果。具體地說，傳統溝槽型MOS器件的結構如圖1所示，該結構首先在位于襯底1的N型外延層2上通過刻蝕技術形成溝槽，然后熱氧化生長柵氧化層21，再沉積多晶硅，并通過干法刻蝕在溝槽內形成多晶硅柵22，再注入P型離子、擴散形成體區23，接著在相鄰兩個溝槽之間注入N型離子形成源區24，再沉積氧化層3、刻蝕接觸孔、注入P型離子在接觸孔底部周圍形成體接觸區25，最后沉積金屬層4形成柵極和源極。其中，元胞區接觸孔需要依次經過氧化層3、源區24并終止于相鄰兩個溝槽之間的體接觸區25內。從圖1中不難發現，如果縮小元胞區溝槽間的距離，就會直接減小元胞區接觸孔到元胞區溝槽的距離，不僅增加了工藝難度，還導致了元胞區接觸孔對元胞區溝槽造成影響(例如應力影響等)，從而增加了器件的不穩定性，達到一定程度后甚至完全無法制造(例如元胞區溝槽的距離0.8μm時)。

因此，如何改進溝槽型MOS器件的結構及制造工藝，以提升器件密度、降低導通電阻，是亟待解決的問題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種溝槽型MOS器件及其制造方法，用于解決現有技術中溝槽型MOS器件受限于其器件結構和制造工藝，無法提升器件密度、降低導通電阻的問題。

為實現上述目的及其他相關目的，本發明提供一種溝槽型MOS器件，其中，所述溝槽型MOS器件至少包括：

第一導電類型重摻雜襯底，其中，所述第一導電類型重摻雜襯底的上方區域通過預先規劃劃分為元胞區和終端區；

形成于所述第一導電類型重摻雜襯底上的第一導電類型輕摻雜外延層；

間隔形成于所述第一導電類型輕摻雜外延層上部的多個第一導電類型源區以及對應并貫穿所述第一導電類型源區的多個溝槽，其中，所述溝槽包括元胞區溝槽和終端區溝槽；

形成于所述溝槽的側壁和底部表面的柵氧化層；

形成于所述溝槽內的多晶硅柵；