[發明專利]MLC閃存中基于雙層LDPC碼的編、譯碼方法

有效

• 申請號: 201710367263.X
• 申請日: 2017-05-23
• 公開（公告）號: CN107294542B
• 公開（公告）日: 2020-08-11
• 發明（設計）人: 孔令軍;李駿;薛文
• 申請（專利權）人: 南京郵電大學
• 主分類號: H03M13/11
• 分類號: H03M13/11;G06F11/10
• 代理公司: 南京知識律師事務所 32207
• 代理人: 張芳

本發明公開了MLC閃存中基于雙層LDPC碼的編、譯碼方法，包括對MLC閃存進行雙層LDPC碼的編碼，以及進行雙層LDPC碼的譯碼。本發明為高密度低功耗閃存存儲可靠性問題提供了一種有效的解決方法，對提升MLC閃存存儲器的綜合性能有著深遠意義。

技術領域

本發明涉及存儲技術領域，特別涉及在MLC(Multi-Level Cell，多層單元閃存)閃存中基于雙層LDPC(Low Density Parity Check Code，低密度奇偶校驗碼)的編、譯碼方法。

背景技術

大數據和云存儲在帶來無限機遇的同時，也給信息領域帶來了諸多的風險和挑戰。傳統的存儲技術已不能適應當前高集成度低功耗快速集成電路技術的發展。非易失存儲(Non-Volatile Memory,NVM)技術因其具有高集成度、低靜態功耗、高讀寫訪問速度、非易失、體積小等優良特性成為當前研究熱點。NAND Flash存儲器具有容量大，改寫速度快等優點，適用于大量數據的存儲，因而在業界得到了越來越廣泛的應用。

隨著半導體器件尺寸的不斷縮小和多層式存儲高密度技術的使用，急需解決NAND閃存所面臨的可靠性降低、讀寫延時加長、P/E次數減少等主要問題。

存儲可靠性是MLC閃存的一個關鍵技術指標。高密度使存儲的可靠性降低，表現為較低的P/E循環耐久性，較短的數據保持，以及增加的對擾動和干擾影響的敏感性。

LDPC碼憑借其優異的糾錯性能和低譯碼復雜度獲得了廣泛關注，并在眾多領域和標準中得到應用。因此基于LDPC碼的編碼技術來研究高密度低功耗閃存存儲可靠性問題對提升MLC閃存存儲器的綜合性能有著深遠意義。

當前的MLC閃存中，每個單元的2位比特信息被映射到2個不同的頁中，采用相同的編碼方案，沒有考慮MLC閃存信道的非對稱的特性，浪費了過多的冗余，降低了系統的存儲效率和容量。隨著P/E循環次數增加，固定的糾錯碼方案無法糾正更多的隨機錯誤，導致譯碼失敗，降低MLC閃存的存儲使用壽命。

發明內容

本發明結合MLC存儲信道特性，提出一種MLC閃存中基于雙層LDPC碼的編、譯碼方法，優化MLC存儲使用期內不同階段的系統性能，實現延遲控制，提高系統容量和存儲效率。

MLC閃存中基于雙層LDPC碼的編、譯碼方法，包括對MLC閃存進行雙層LDPC碼的編碼，以及進行雙層LDPC碼的譯碼。

其中編碼過程為：

步驟1-1、對MCL上頁數據進行編碼，使用雙層LDPC碼的下層校驗矩陣進行編碼，產生上頁冗余1；

步驟1-2、對MCL上頁數據和上頁冗余1進行二次編碼，使用雙層LDPC碼的上層校驗矩陣進行編碼，產生上頁冗余2并存放在MCL下頁中；

步驟1-3、對MCL下頁數據和上頁冗余2一起進行編碼，使用雙層LDPC碼的下層校驗矩陣的變種形式進行高碼率編碼，產生下頁冗余；

步驟1-4、對MCL上、下頁產生的碼字進行MLC閃存編程。

譯碼過程為：

步驟2-1、MLC讀取數據前先進行門限電壓感測，采用4比特低精度的電壓感測；

步驟2-2、根據進行MLC下頁譯碼，若失敗則提高到6比特電壓感測精度，再譯碼，直到達到預定精度；若成功，則在緩存中存儲MLC下頁中所包含的MLC上頁冗余2信息；

步驟2-3、根據進行MLC上頁譯碼，若成功，則譯碼結束；否則進入步驟2-4；

步驟2-4、判斷是否二次讀取緩存中的額外冗余：若是則提高電壓感測精度，繼續譯碼，直到達到預定精度為止；否則進入步驟2-5；

步驟2-5、讀取緩存中MLC上頁冗余2信息，進入步驟2-6；