[發明專利]半導體裝置

在審

• 申請號: 201710365767.8
• 申請日: 2017-05-23
• 公開（公告）號: CN107731815A
• 公開（公告）日: 2018-02-23
• 發明（設計）人: 內田慎一;中柴康隆
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L29/423;H01L23/64
• 代理公司: 中國國際貿易促進委員會專利商標事務所11038
• 代理人: 金春實

技術領域

本發明涉及半導體裝置，例如能夠適當地用于形成于SOI(Silicon on Insulator，絕緣體上硅結構)基板并且具備電感器的半導體裝置。

背景技術

在日本特開2013－110351號公報(專利文獻1)中記載了在位于電感器的下方的元件分離膜設置開口并在該開口內殘留半導體基板、同時抑制在位于電感器的下方的半導體基板產生渦電流的技術。

現有技術文獻

專利文獻1：日本特開2013－110351號公報

發明內容

在半導體裝置所具備的電感器中，要求Q(Quality Factor，品質因數)高。為了使電感器的Q變高，需要減小在位于電感器的下方的半導體基板產生的渦電流。

例如，在上述專利文獻1中，記載了通過在位于電感器的下方的區域中將阱分割成多個來抑制渦電流的產生的技術。但是由于虛設柵極電極與形成于半導體基板的虛設擴散層連接，所以當在阱中產生渦電流時，由于虛設柵極電極以及虛設擴散層的阻抗，反電動勢變大，電感器的特性有可能劣化。

其他課題和新穎的特征將根據本說明書的敘述以及附圖而變得明確。

一個實施方式的半導體裝置具備由半導體基板、半導體基板上的BOX層和BOX層上的半導體層構成的SOI基板、形成于SOI基板的主面的上方的多層布線以及由多層布線構成的電感器。并且，在位于電感器的下方的區域中，BOX層以及半導體層通過元件分離部隔成多個區域，在多個區域各自的半導體層上，隔著虛設柵極絕緣膜設置有虛設柵極電極。

根據一個實施方式，能夠提高半導體裝置所具備的電感器的特性。

附圖說明

圖1是實施方式1的半導體裝置的剖視圖。

圖2是實施方式1的電感器的俯視圖。

圖3是實施方式1的位于電感器的下方的虛設元件區域的俯視圖。

圖4是示出實施方式1的半導體裝置的制造工序的剖視圖。

圖5是接著圖4的半導體裝置的制造工序中的剖視圖。

圖6是接著圖5的半導體裝置的制造工序中的剖視圖。

圖7是接著圖6的半導體裝置的制造工序中的剖視圖。

圖8是接著圖7的半導體裝置的制造工序中的剖視圖。

圖9是實施方式2的電感器的俯視圖。

圖10是實施方式2的位于電感器的下方的虛設元件區域的俯視圖。

(附圖標記說明)

1A：SOI區域；1B：體(bulk)區域；1C：電感器區域；BN：n溝道型體晶體管；BP：p溝道型體晶體管；BX：BOX層；CM：中繼布線；CN：連接孔；CT1：第1連接端子；CT2：第2連接端子；DE1、DE2：虛設元件區域；DG：虛設柵極電極；DI：虛設柵極絕緣膜；EP：外延層；GEBn、GEBp、GESn、GESp：柵極電極；GIBn、GIBp、GISn、GISp：柵極絕緣膜；GS1：第1接地布線；GS2：第2接地布線；IL1～IL5：第1層間絕緣膜～第5層間絕緣膜；IN：電感器；L1～L4：第1邊～第4邊；M1～M5：第1層布線～第5層布線；MD1～MD4：第1層虛設布線～第4層虛設布線；MS：硅化物層；NB：源極/漏極用半導體區域；NB1：n型延伸層；NB2：n型擴散層；NS：源極/漏極用半導體區域；NS1：n型延伸層；NS2：n型擴散層；NSL：n型半導體層；NWB、NWS：n型阱；PB：源極/漏極用半導體區域；PB1：p型延伸層；PB2：p型擴散層；PE：焊盤電極；PL：插頭電極；PO：多晶硅膜；PS：源極/漏極用半導體區域；PS1：p型延伸層；PS2：p型擴散層；PSL：p型半導體層；PSN：絕緣膜；PWB、PWS：p型阱；RF：保護膜；SB：半導體基板；SL：半導體層；SM1：半導體裝置；SN：n溝道型SOI晶體管；SP：p溝道型SOI晶體管；STI：元件分離部；SWB、SWR、SWS：側壁間隔物；VH：通孔；VT：第4導電膜。

具體實施方式

在以下的實施方式中，為了方便說明，在需要時分割成多個部分或者實施方式來進行說明，但除了特別明示的情況以外，它們并非相互無關，而存在一方是另一方的一部分或者全部的變形例、詳細說明、補充說明等的關系。

另外，在以下的實施方式中，在提及要素的數量等(包括個數、數值、量、范圍等)的情況下，除了特別明示的情況和從原理上明確地限定于特定的數量的情況等以外，不限于該特定的數量，也可以在特定的數量以上或以下。