[發(fā)明專利]存儲器模塊、具有其的計算系統(tǒng)及測試其標簽錯誤的方法有效
| 申請?zhí)枺?/td> | 201710357927.4 | 申請日: | 2017-05-19 |
| 公開(公告)號: | CN107423230B | 公開(公告)日: | 2021-07-13 |
| 發(fā)明(設計)人: | 吳成一;金燦景;孫鐘弼 | 申請(專利權(quán))人: | 三星電子株式會社 |
| 主分類號: | G06F12/02 | 分類號: | G06F12/02;G06F12/0893;G06F11/10 |
| 代理公司: | 北京市柳沈律師事務所 11105 | 代理人: | 邵亞麗;張泓 |
| 地址: | 韓國*** | 國省代碼: | 暫無信息 |
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| 摘要: | |||
| 搜索關鍵詞: | 存儲器 模塊 具有 計算 系統(tǒng) 測試 標簽 錯誤 方法 | ||
公開了存儲模塊、具有該存儲模塊的計算系統(tǒng)以及測試計算系統(tǒng)的標簽錯誤方法。該計算系統(tǒng)的方法包括:在處理器處將命令和地址輸出到存儲器模塊;從存儲器模塊接收指示將對應于地址的標簽與存儲在存儲器模塊中的標簽進行比較的結(jié)果的匹配/不匹配比特;在處理器處通過使用多數(shù)表決根據(jù)匹配/未匹配比特中確定高速緩存命中/未命中;以及在處理器處將所確定的高速緩存命中/未命中的信息輸出到存儲器模塊。
技術領域
本文公開的發(fā)明構(gòu)思的實施例涉及一種存儲器模塊、具有該存儲器模塊的計算系統(tǒng)以及用于測試其標簽錯誤的方法。
背景技術
正在開發(fā)與現(xiàn)有計算系統(tǒng)的各種接口兼容的非易失性存儲器。也就是說,試圖通過將閃速存儲器安裝在與主存儲器或工作存儲器相同的插槽(slot)或通道中,來將閃速存儲器用作數(shù)據(jù)存儲設備或工作存儲器。在這種情況下,應考慮與常規(guī)使用的易失性隨機存取存儲器(RAM)(例如,動態(tài)RAM (DRAM))的兼容性。需要一種能夠在保持與易失性RAM的兼容性的同時提供數(shù)據(jù)的最佳完整性和低功率特性的技術。
發(fā)明內(nèi)容
發(fā)明構(gòu)思的實施例提供了一種存儲器模塊、具有該存儲器模塊的計算系統(tǒng)以及用于測試其標簽錯誤的方法。
根據(jù)實施例的方面,一種計算系統(tǒng)的方法,該計算系統(tǒng)包括至少一個非易失性存儲器、執(zhí)行非易失性存儲器的高速緩存功能的存儲器模塊以及控制非易失性存儲器和存儲器模塊的處理器,該方法包括在處理器處將命令和地址輸出到存儲器模塊;從存儲器模塊接收指示將對應于地址的標簽與存儲在存儲器模塊中的標簽進行比較的結(jié)果的匹配/不匹配(match/unmatch)比特;在處理器處通過使用多數(shù)表決(majority voting)根據(jù)匹配/未匹配比特確定高速緩存命中/未命中;以及在處理器處將所確定的高速緩存命中/未命中(hit/miss)的信息輸出到存儲器模塊。
根據(jù)實施例的另一方面,一種計算系統(tǒng)的標簽錯誤測試方法,該計算系統(tǒng)包括至少一個非易失性存儲器、執(zhí)行非易失性存儲器的高速緩存功能的存儲器模塊以及控制非易失性存儲器和存儲器模塊的處理器模塊,該方法包括:在存儲器模塊的多個高速緩存DRAM中的每個處,作為將對應于地址的標簽與存儲在相對應的高速緩存DRAM中的標簽進行比較的結(jié)果,生成匹配/不匹配比特;確定匹配比特計數(shù)是否大于“0”并且不匹配比特計數(shù)是否大于“0”;以及當匹配比特計數(shù)大于“0”并且不匹配比特計數(shù)大于“0”時,通過多數(shù)表決根據(jù)匹配/未匹配比特確定高速緩存命中/未命中。
根據(jù)實施例的另一方面,一種存儲器模塊,包括;存儲標簽和對應于標簽的數(shù)據(jù)的多個高速緩存DRAM,以及接收命令和地址并控制高速緩存 DRAM的注冊的連接設備。高速緩存DRAM中的每個包括:標簽比較器,其將存儲的標簽與對應于該地址的標簽進行比較,并且輸出對應于比較結(jié)果的匹配/不匹配比特;以及緩沖器電路,其響應于高速緩存命中/未命中信息,輸出對應于命令的數(shù)據(jù)。高速緩存命中/未命中信息是根據(jù)對從高速緩存 DRAM輸出的匹配/不匹配比特的多數(shù)表決確定的值。
根據(jù)實施例的另一方面,一種計算系統(tǒng),包括:通過使用多數(shù)表決根據(jù)匹配/未匹配比特生成高速緩存命中/未命中信息的處理器,以及通過第一存儲器通道連接到處理器的存儲器模塊。存儲器模塊包括:存儲標簽和數(shù)據(jù)的多個高速緩存DRAM,以及接收命令和地址并且控制高速緩存DRAM的注冊的連接設備。高速緩存DRAM中的每個包括:標簽比較器,其將存儲的標簽與對應于該地址的標簽進行比較,并且輸出對應于比較結(jié)果的匹配/不匹配比特;以及緩沖器電路,其響應于高速緩存命中/未命中信息輸出對應于命令的數(shù)據(jù)。
附圖說明
通過參考以下附圖的以下描述,上述和其它目的和特征將變得明顯,其中除非另有說明,否則相同的附圖標記貫穿各個附圖表示相同的部件,并且附圖中:
圖1是示出根據(jù)本發(fā)明構(gòu)思的實施例的計算系統(tǒng)的框圖;
圖2是示出根據(jù)本發(fā)明構(gòu)思的實施例的存儲器模塊的框圖;
圖3是示出根據(jù)本發(fā)明構(gòu)思的實施例的高速緩存DRAM的圖;
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