[發明專利]存儲器模塊、具有其的計算系統及測試其標簽錯誤的方法

有效

• 申請號: 201710357927.4
• 申請日: 2017-05-19
• 公開（公告）號: CN107423230B
• 公開（公告）日: 2021-07-13
• 發明（設計）人: 吳成一;金燦景;孫鐘弼
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G06F12/02
• 分類號: G06F12/02;G06F12/0893;G06F11/10
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 邵亞麗;張泓

1.一種計算系統執行的方法，所述計算系統包括至少一個非易失性存儲器、執行所述非易失性存儲器的高速緩存功能的存儲器模塊以及控制所述非易失性存儲器和所述存儲器模塊的處理器，所述方法包括：

在所述處理器處將命令和地址輸出到所述存儲器模塊；

從所述存儲器模塊接收匹配/不匹配比特，所述匹配/不匹配比特指示將對應于所述地址的標簽與存儲在所述存儲器模塊中的標簽進行比較的結果；

確定匹配比特計數是否大于“0”并且不匹配比特計數是否大于“0”；

如果匹配比特計數為“0”或不匹配比特計數為“0”，則確定不存在標簽錯誤；

如果匹配比特計數大于“0”并且不匹配比特計數大于“0”，則確定存在標簽錯誤；

當確定存在標簽錯誤時，在所述處理器處通過使用多數表決來根據所述匹配/不匹配比特確定高速緩存命中/未命中；以及

在所述處理器處將所確定的高速緩存命中/未命中的信息輸出到所述存儲器模塊。

2.根據權利要求1所述的方法，其中，所述命令是讀取命令，并且

所述方法還包括：

當所述高速緩存命中/未命中信息指示高速緩存命中時，在所述處理器處從所述存儲器模塊接收數據。

3.根據權利要求1所述的方法，其中，所述命令是讀取命令，并且

所述方法還包括：

當所述高速緩存命中/未命中信息指示高速緩存未命中時，響應于所述地址從所述非易失性存儲器讀取數據；以及

在所述處理器處通過所述存儲器模塊接收所讀取的數據。

4.根據權利要求1所述的方法，其中，所述存儲器模塊包括存儲所述標簽和對應于所述標簽的數據的多個高速緩存動態隨機存取存儲器DRAM，并且

其中，所述高速緩存DRAM中的每個包括標簽比較器，所述標簽比較器將對應于所述地址的標簽與存儲的標簽進行比較以輸出匹配/不匹配比特。

5.根據權利要求1所述的方法，還包括：

通過使用其中不存在標簽錯誤的高速緩存DRAM的位置信息，在寫入操作或讀操作中訪問其中存在標簽錯誤的高速緩存DRAM。

6.根據權利要求1所述的方法，還包括：

通過使用其中不存在標簽錯誤的高速緩存DRAM的位置信息和奇偶校驗來校正其中存在標簽錯誤的高速緩存DRAM的標簽錯誤。

7.根據權利要求6所述的方法，還包括：

在存儲器模塊處緩沖寫入操作中的數據，直到檢測到并且校正標簽錯誤為止；以及

在校正標簽錯誤之后寫入緩沖的數據。

8.根據權利要求1所述的方法，其中，所述存儲器模塊存儲對應于所述標簽、數據或元數據的奇偶校驗，并且

其中，所述元數據包括對應于所述標簽的高速緩存的有效比特或臟比特，

所述方法還包括：

在所述處理器處通過使用所述奇偶校驗來存儲所述數據或所述元數據的錯誤。

9.根據權利要求1所述的方法，其中，所述非易失性存儲器通過雙倍數據速率事務DDR-T接口連接到所述處理器。

10.一種計算系統的標簽錯誤測試方法，所述計算系統包括至少一個非易失性存儲器、執行所述非易失性存儲器的高速緩存功能的存儲器模塊以及控制所述非易失性存儲器和所述存儲器模塊的處理器，所述方法包括：

在存儲器模塊的多個高速緩存DRAM中的每個處，作為將對應于地址的標簽與存儲在相對應的高速緩存DRAM中的標簽進行比較的結果，生成匹配/不匹配比特；

確定匹配比特計數是否大于“0”并且不匹配比特計數是否大于“0”；以及

當所述匹配比特計數為“0”或所述不匹配比特計數為“0”時，確定不存在標簽錯誤；

當所述匹配比特計數大于“0”并且所述不匹配比特計數大于“0”時，確定存在標簽錯誤；

當確定存在標簽錯誤時，通過多數表決根據匹配/不匹配比特確定高速緩存命中/未命中。