[發(fā)明專利]芯片封裝結(jié)構(gòu)及其制造方法有效
| 申請?zhí)枺?/td> | 201710352155.5 | 申請日： | 2017-05-18 |
| 公開（公告）號： | CN107622982B | 公開（公告）日： | 2021-10-22 |
| 發(fā)明（設(shè)計(jì)）人： | 陳威宇;黃立賢;蘇安治;陳憲偉 | 申請（專利權(quán)）人： | 臺(tái)灣積體電路制造股份有限公司 |
| 主分類號： | H01L23/31 | 分類號： | H01L23/31;H01L25/07 |
| 代理公司： | 隆天知識(shí)產(chǎn)權(quán)代理有限公司 72003 | 代理人： | 馮志云;王芝艷 |
| 地址： | 中國臺(tái)*** | 國省代碼： | 臺(tái)灣;71 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 芯片 封裝 結(jié)構(gòu) 及其 制造 方法 | ||
1.一種芯片封裝結(jié)構(gòu)，包括︰
一第一芯片、一第二芯片、一第三芯片及一第四芯片，其中該第二芯片位于該第一芯片與該第三芯片之間以及位于該第四芯片與該第三芯片之間，從該第一芯片、該第二芯片、該第三芯片及第四芯片的上視角度，該第一芯片的一第一側(cè)壁連續(xù)性延伸跨越該第二芯片的一第二側(cè)壁，該第二芯片部分重疊于該第一芯片與該第四芯片，且該第一芯片的一下表面、該第四芯片的一下表面共平面；
一第一模塑層圍繞該第一芯片；
一第二模塑層圍繞該第二芯片；
一第一絕緣層位于該第一模塑層與該第二模塑層之間且位于該第一芯片與該第二芯片之間，其中該第一模塑層的一側(cè)壁、該第二模塑層的一側(cè)壁及該第一絕緣層的一側(cè)壁實(shí)質(zhì)上為共平面；以及
一第三模塑層圍繞該第三芯片、該第一模塑層、該第二模塑層及該第一絕緣層；
一第一導(dǎo)電柱體位于該第一芯片的正上方且穿過該第二模塑層；
一第二導(dǎo)電柱體位于該第二芯片的正上方且穿過該第三模塑層；以及
一第三導(dǎo)電柱體位于該第一導(dǎo)電柱體的正上方且穿過該第三模塑層，其中該第二導(dǎo)電柱體的高度與該第三導(dǎo)電柱體的高度相同。
2.如權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其中該第一芯片的一下表面、該第一模塑層的一下表面及該第三模塑層的一下表面為共平面。
3.如權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，還包括一第二絕緣層位于該第二模塑層及該第二芯片上方，以將該第二芯片與該第三芯片隔開。
4.如權(quán)利要求3所述的芯片封裝結(jié)構(gòu)，其中該第二絕緣層的一側(cè)壁與該第一模塑層的該側(cè)壁、該第二模塑層的該側(cè)壁及該第一絕緣層的該側(cè)壁實(shí)質(zhì)上為共平面。
5.如權(quán)利要求4所述的芯片封裝結(jié)構(gòu)，其中該第三模塑層直接接觸該第二絕緣層的該側(cè)壁。
6.如權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，還包括一接線層位于該第三模塑層的一上表面及第三芯片的一上表面上方。
7.如權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其中該第三模塑層直接接觸該第一模塑層的該側(cè)壁、該第二模塑層的該側(cè)壁及該第一絕緣層的該側(cè)壁。
8.如權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其中該第三模塑層直接接觸該第一絕緣層的該側(cè)壁及該第一模塑層的該側(cè)壁。
9.如權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其中該第二芯片側(cè)向延伸超過該第三芯片的一側(cè)壁。
10.一種芯片封裝結(jié)構(gòu)，包括：
一第一芯片、一第二芯片、一第三芯片及一第四芯片，其中該第二芯片位于該第一芯片與該第三芯片之間以及位于該第四芯片以及該第三芯片之間；
一第一模塑層圍繞該第一芯片及該第二芯片，其中該第一模塑層為單層結(jié)構(gòu)；
一第二模塑層圍繞該第三芯片及該第一模塑層，其中該第一模塑層的一下表面及該第二模塑層的一下表面實(shí)質(zhì)上為共平面，該第一芯片的一下表面與該第四芯片的一下表面共平面，且從該第一芯片、該第二芯片、該第三芯片、第四芯片的上視角度，該第二芯片部分重疊于該第一芯片與該第四芯片；
一第一導(dǎo)電柱體位于該第一芯片的正上方且穿過該第一模塑層；
一第二導(dǎo)電柱體位于該第二芯片的正上方且穿過該第二模塑層；以及
一第三導(dǎo)電柱體位于該第一導(dǎo)電柱體的正上方且穿過該第二模塑層，其中該第二導(dǎo)電柱體的高度與該第三導(dǎo)電柱體的高度相同。
11.如權(quán)利要求10所述的芯片封裝結(jié)構(gòu)，其中該第一芯片的一下表面、該第一模塑層的該下表面以及該第二模塑層的該下表面實(shí)質(zhì)上為共平面。
12.如權(quán)利要求11所述的芯片封裝結(jié)構(gòu)，其中該第一模塑層的一上表面及該第一導(dǎo)電柱體的一上表面實(shí)質(zhì)上為共平面。
13.如權(quán)利要求10所述的芯片封裝結(jié)構(gòu)，其中該第一模塑層及該第二模塑層由不同材料所構(gòu)成。
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