[發明專利]半導體裝置的制造方法

有效

• 申請號: 201710350119.5
• 申請日: 2017-05-18
• 公開（公告）號: CN107833856B
• 公開（公告）日: 2023-03-21
• 發明（設計）人: 山本芳樹
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L21/76
• 分類號: H01L21/76;H01L21/84
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 吳宗頤

[課題]本發明涉及半導體裝置的制造方法。提高半導體裝置的可靠性。[解決手段]準備在半導體基板SB上層疊絕緣層BX、半導體層SM和絕緣膜ZM1，在溝槽TR內埋入有元件分離區域ST的基板。通過干法蝕刻除去體區域1B的絕緣膜ZM1，然后通過干法蝕刻除去體區域1B的半導體層SM，然后通過干法蝕刻使體區域1B的絕緣層BX變得更薄。通過離子注入在SOI區域1A的半導體基板SB上形成第1半導體區域，通過離子注入在體區域1B的半導體基板SB上形成第2半導體區域。然后，通過濕法蝕刻除去SOI區域1A的絕緣膜ZM1和體區域1B的絕緣層BX。然后，在SOI區域1A的半導體層SM上形成第1晶體管，在體區域1B的半導體基板SB上形成第2晶體管。

技術領域

本發明涉及半導體裝置的制造方法，涉及例如適用于使用SOI基板的半導體裝置的制造技術的有效技術。

背景技術

在制造半導體裝置的過程中，在半導體基板上形成元件分離區域，在由元件分離區域界定的半導體基板的活性區域，形成MISFET(金屬-絕緣體-半導體場效應晶體管)等半導體元件，在半導體基板上形成多層布線結構。另外，有使用SOI基板作為半導體基板的技術。

在特開2002-9144號公報(專利文獻1)、特開2004-363121號公報(專利文獻2)、特開2006-222329號公報(專利文獻3)和特表2007-526652號公報(專利文獻4)中，記載了關于具有STI的半導體裝置的技術。

現有技術文獻

專利文獻

專利文獻1：特開2002-9144號公報

專利文獻2：特開2004-363121號公報

專利文獻3：特開2006-222329號公報

專利文獻4：特表2007-526652號公報

發明內容

發明要解決的課題

對于使用SOI基板制造的半導體裝置來說，期望提高可靠性。

其他課題和新的特征可由本說明書的描述和附圖知曉。

解決課題的手段

根據一實施方式，半導體裝置的制造方法包括：(a)準備具有半導體基板、上述半導體基板上的絕緣層、上述絕緣層上的半導體層、上述半導體層上的第1絕緣膜、貫通上述第1絕緣膜、上述半導體層和上述絕緣層而到達上述半導體基板的溝槽、和埋入上述溝槽內的元件分離區域的基板的工序。上述絕緣層、上述第1絕緣膜和上述元件分離區域由相同材料構成。半導體裝置的制造方法還包括：(b)上述(a)工序后，形成覆蓋上述基板的第1區域的上述第1絕緣膜而且露出上述基板的與上述第1區域不同的第2區域的上述第1絕緣膜的第1掩膜層的工序。半導體裝置的制造方法還包括：(c)上述(b)工序后，使用上述第1掩膜層作為蝕刻掩膜，通過干法蝕刻除去上述第2區域的上述第1絕緣膜，露出上述第2區域的上述半導體層的工序。半導體裝置的制造方法還包括：(d)上述(c)工序后，使用上述第1掩膜層作為蝕刻掩膜，通過干法蝕刻除去上述第2區域的上述半導體層，露出上述第2區域的上述絕緣層的工序。半導體裝置的制造方法還包括：(e)上述(d)工序后，使用上述第1掩膜層作為蝕刻掩膜，干法蝕刻上述第2區域的上述絕緣層，使上述第2區域的上述絕緣層的厚度變薄的工序；(f)上述(e)工序后，除去上述第1掩膜層的工序。半導體裝置的制造方法還包括：(g)上述(f)工序后，向上述第1區域的上述半導體基板離子注入雜質，形成第1半導體區域，向上述第2區域的上述半導體基板離子注入雜質，形成第2半導體區域的工序。半導體裝置的制造方法還包括：(h)上述(g)工序后，通過濕法蝕刻除去上述第1區域的上述第1絕緣膜和上述第2區域的上述絕緣層，由此露出上述第1區域的上述半導體層和上述第2區域的上述半導體基板的工序。半導體裝置的制造方法還包括：(i)上述(h)工序后，在上述第1區域的上述半導體層上形成第1晶體管，在上述第2區域的上述半導體基板上形成第2晶體管的工序。