[發明專利]半導體裝置、檢測器件發熱的方法及制造方法

有效

• 申請號: 201710331657.X
• 申請日: 2017-05-12
• 公開（公告）號: CN108878418B
• 公開（公告）日: 2021-02-09
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L27/04
• 分類號: H01L27/04;H01L21/8234
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 曲瑞

本發明公開了一種半導體裝置、檢測器件發熱的方法及制造方法，涉及半導體技術領域。該半導體裝置包括：襯底，該襯底包括鄰接的基區和集電區；在該襯底上的多個鰭片，該多個鰭片至少包括：在基區之上的隔離開的第一鰭片和第二鰭片；其中，第一鰭片包括與基區鄰接的發射區；第二鰭片包括與基區鄰接的第一區域；在第二鰭片上的第一柵極結構；以及分別在該第一柵極結構兩側且至少部分的位于第一區域中的第一源極和第一漏極。本發明提供了一種半導體裝置，可以基于該半導體裝置實現對器件發熱情況的檢測。

技術領域

本發明涉及半導體技術領域，特別涉及一種半導體裝置、檢測器件發熱的方法及制造方法。

背景技術

隨著MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應晶體管)器件的尺寸逐漸減小，短溝道效應(the short channel effect，簡稱為SCE)成為一個關鍵問題。FINFET(Fin Field Effect Transistor，鰭片式場效應晶體管)器件對溝道電荷顯示出比較好的柵極控制能力，從而可以進一步縮小CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)器件的尺寸。

然而，在3D(三維)器件中，由于比較窄的鰭片結構導致在鰭片中有比較差的熱耗散，這將造成在FINFET器件中產生嚴重的自熱(即自身發熱)問題。而器件的可靠性將會受到自熱效應的影響。自熱將會導致器件的溫度增加，而且由于晶格振動導致的電荷載流子的遷移率下降，將會導致驅動電流將會減小，漏電流增加，從而導致器件性能下降。目前，對自熱效應的檢測是一個比較大的挑戰。

發明內容

本發明的發明人發現上述現有技術中存在問題，并因此針對所述問題中的至少一個問題提出了一種新的技術方案。

根據本發明的第一方面，提供了一種半導體裝置，包括：襯底，所述襯底包括鄰接的基區和集電區；在所述襯底上的多個鰭片，所述多個鰭片至少包括：在所述基區之上的隔離開的第一鰭片和第二鰭片；其中，所述第一鰭片包括與所述基區鄰接的發射區；所述第二鰭片包括與所述基區鄰接的第一區域；在所述第二鰭片上的第一柵極結構；以及分別在所述第一柵極結構兩側且至少部分的位于所述第一區域中的第一源極和第一漏極。

在一個實施例中，所述集電區和所述發射區的導電類型分別與所述基區的導電類型相反；所述第一區域的導電類型與所述基區的導電類型相同。

在一個實施例中，所述半導體裝置還包括：在所述第二鰭片上的第一偽柵極結構和至少部分的位于所述第一區域中的第一電極；其中，所述第一電極和所述第一柵極結構分別在所述第一偽柵極結構的兩側，所述第一偽柵極結構相比所述第一柵極結構更接近所述第一鰭片。

在一個實施例中，所述第二鰭片、所述第一柵極結構、所述第一源極和所述第一漏極一起作為第一MOS器件；其中，所述第一偽柵極結構被施加第一電位且所述襯底被施加第二電位以將所述第一MOS器件與所述基區電性隔離。

在一個實施例中，所述第一區域的導電類型為N型，則所述第一電位大于或等于所述第二電位；或者，所述第一區域的導電類型為P型，則所述第一電位小于或等于所述第二電位。

在一個實施例中，所述多個鰭片還包括：在所述集電區之上的第三鰭片，其中，所述第三鰭片包括與所述集電區鄰接的第二區域，所述第二區域的導電類型與所述集電區的導電類型相同；所述半導體裝置還包括：至少部分的在所述發射區中的第二電極，以及至少部分的在所述第二區域中的第三電極。