[發(fā)明專(zhuān)利]阻抗校準(zhǔn)電路、包括其的半導(dǎo)體存儲(chǔ)器設(shè)備及其操作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201710324650.5
• 申請(qǐng)日: 2017-05-10
• 公開(kāi)（公告）號(hào): CN107393576B
• 公開(kāi)（公告）日: 2020-10-23
• 發(fā)明（設(shè)計(jì)）人: 趙碩進(jìn);吳臺(tái)榮
• 申請(qǐng)（專(zhuān)利權(quán)）人: 三星電子株式會(huì)社
• 主分類(lèi)號(hào): G11C7/04
• 分類(lèi)號(hào): G11C7/04
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 劉虹

一種阻抗校準(zhǔn)電路，包括第一代碼生成器、第一代碼存儲(chǔ)電路、第二代碼生成器和第二代碼存儲(chǔ)電路。所述第一代碼生成器生成上拉控制碼，該上拉控制碼是從比較目標(biāo)輸出高電平(VOH)電壓與第一結(jié)點(diǎn)的第一電壓所得的結(jié)果而獲得的。當(dāng)所述目標(biāo)VOH電壓變成與所述第一電壓相同時(shí)，所述第一代碼存儲(chǔ)器電路存儲(chǔ)所述上拉控制碼。所述第二代碼生成器生成下拉控制碼，該下拉控制碼是從比較所述VOH電壓與第二結(jié)點(diǎn)的第二電壓所得的結(jié)果而獲得的。當(dāng)所述目標(biāo)VOH電壓變成與所述第二電壓相同時(shí)，所述第二存儲(chǔ)電路存儲(chǔ)所述下拉控制碼。所述第一代碼存儲(chǔ)電路和所述第二代碼存儲(chǔ)電路分別存儲(chǔ)上拉控制碼和下拉控制碼對(duì)。

相關(guān)申請(qǐng)的交叉引用

本申請(qǐng)要求2016年5月11日向韓國(guó)知識(shí)產(chǎn)權(quán)局提交的第10-2016-0057437號(hào)韓國(guó)專(zhuān)利申請(qǐng)的優(yōu)先權(quán)，其公開(kāi)通過(guò)引用整體并入本文。

技術(shù)領(lǐng)域

在此描述的本發(fā)明構(gòu)思涉及存儲(chǔ)器設(shè)備，并且更具體地，涉及一種半導(dǎo)體存儲(chǔ)器設(shè)備的阻抗校準(zhǔn)電路、半導(dǎo)體存儲(chǔ)器設(shè)備以及操作半導(dǎo)體存儲(chǔ)器設(shè)備的方法。

背景技術(shù)

隨著半導(dǎo)體存儲(chǔ)器設(shè)備操作速度的提高，半導(dǎo)體存儲(chǔ)器設(shè)備和存儲(chǔ)器控制器之間接口的信號(hào)的擺幅寬度(swing width)通常減少了。然而，隨著擺幅寬度的減少，半導(dǎo)體存儲(chǔ)器設(shè)備和存儲(chǔ)器控制器之間傳送的信號(hào)可能由于因工藝、電壓和溫度(PVT)變化導(dǎo)致的阻抗失配而更容易失真。用于調(diào)整半導(dǎo)體存儲(chǔ)器設(shè)備的輸出阻抗和/或終端阻抗的阻抗校準(zhǔn)操作，可以在半導(dǎo)體存儲(chǔ)器設(shè)備的發(fā)送和/或接收階段使用。在阻抗校準(zhǔn)操作期間，可以通過(guò)將輸出阻抗和/或終端阻抗與外部電阻器的阻抗進(jìn)行比較來(lái)調(diào)整輸出阻抗和/或終端阻抗。阻抗校準(zhǔn)操作可以被稱(chēng)為輸入/輸出(I/O)偏移消除操作或ZQ校準(zhǔn)操作。

發(fā)明內(nèi)容

本發(fā)明構(gòu)思的實(shí)施例提供了一種半導(dǎo)體存儲(chǔ)器設(shè)備的阻抗校準(zhǔn)電路，其能夠增強(qiáng)信號(hào)完整性。

本發(fā)明構(gòu)思的實(shí)施例進(jìn)一步提供了一種包括阻抗校準(zhǔn)電路的半導(dǎo)體存儲(chǔ)器設(shè)備，其能夠增強(qiáng)信號(hào)完整性。

更進(jìn)一步地，本發(fā)明構(gòu)思的實(shí)施例提供了一種操作半導(dǎo)體存儲(chǔ)器設(shè)備的方法，能夠增加信號(hào)完整性。

根據(jù)本發(fā)明構(gòu)思的實(shí)施例，一種半導(dǎo)體存儲(chǔ)器設(shè)備的阻抗校準(zhǔn)電路，包括第一代碼生成器、第一代碼存儲(chǔ)電路、第二代碼生成器和第二代碼存儲(chǔ)電路。所述第一代碼生成器生成上拉控制碼，該上拉控制碼是從比較目標(biāo)輸出高電平(VOH)電壓與第一結(jié)點(diǎn)處的第一電壓所得的結(jié)果而獲得的，所述第一結(jié)點(diǎn)在上拉驅(qū)動(dòng)器和第一副本下拉驅(qū)動(dòng)器之間。當(dāng)所述目標(biāo)VOH電壓變成與所述第一電壓相同時(shí)，所述第一代碼存儲(chǔ)電路存儲(chǔ)所述上拉控制碼。所述第二代碼生成器生成下拉控制碼，該下拉控制碼是從比較所述目標(biāo)VOH電壓與第二結(jié)點(diǎn)處的第二電壓所得的結(jié)果而獲得的，所述第二結(jié)點(diǎn)連接至ZQ焊盤(pán)，所述ZQ焊盤(pán)被連接至外部電阻器。當(dāng)所述目標(biāo)VOH電壓變成與所述第二電壓相同時(shí)，所述第二存儲(chǔ)電路存儲(chǔ)所述下拉控制碼。當(dāng)所述半導(dǎo)體存儲(chǔ)器設(shè)備以第一頻率操作時(shí)，所述第一代碼存儲(chǔ)電路和所述第二代碼存儲(chǔ)電路分別地存儲(chǔ)第一上拉控制碼作為所述上拉控制碼以及存儲(chǔ)第一下拉控制碼作為所述下拉控制碼，并且分別地存儲(chǔ)第二上拉控制碼作為所述上拉控制碼以及存儲(chǔ)第二下拉控制碼作為所述下拉控制碼。所述第一上拉控制碼和所述第一下拉控制碼與所述半導(dǎo)體存儲(chǔ)器設(shè)備的第一操作參數(shù)相關(guān)聯(lián)。所述第二上拉控制碼和所述第二下拉控制碼與所述半導(dǎo)體存儲(chǔ)器設(shè)備的第二操作參數(shù)相關(guān)聯(lián)。