[發(fā)明專利]阻抗校準(zhǔn)電路、包括其的半導(dǎo)體存儲器設(shè)備及其操作方法

有效

• 申請?zhí)枺?/td>: 201710324650.5
• 申請日: 2017-05-10
• 公開（公告）號: CN107393576B
• 公開（公告）日: 2020-10-23
• 發(fā)明（設(shè)計(jì)）人: 趙碩進(jìn);吳臺榮
• 申請（專利權(quán)）人: 三星電子株式會社
• 主分類號: G11C7/04
• 分類號: G11C7/04
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 劉虹

1.一種半導(dǎo)體存儲器設(shè)備的阻抗校準(zhǔn)電路，該阻抗校準(zhǔn)電路包括：

第一代碼生成器，被配置為生成上拉控制碼，該上拉控制碼是從比較目標(biāo)輸出高電平VOH電壓與上拉驅(qū)動器和第一副本下拉驅(qū)動器之間的第一結(jié)點(diǎn)處的第一電壓所得的結(jié)果獲得的；

第一代碼存儲電路，被配置為當(dāng)所述目標(biāo)輸出高電平VOH電壓變成與所述第一電壓相同時，存儲所述上拉控制碼；

第二代碼生成器，被配置為生成下拉控制碼，該下拉控制碼是從比較所述目標(biāo)輸出高電平VOH電壓與第二結(jié)點(diǎn)處的第二電壓所得的結(jié)果獲得的，所述第二結(jié)點(diǎn)連接至ZQ焊盤，所述ZQ焊盤連接至外部電阻器；以及

第二存儲電路，被配置為當(dāng)所述目標(biāo)輸出高電平VOH電壓變成與所述第二電壓相同時，存儲所述下拉控制碼，

其中，當(dāng)所述半導(dǎo)體存儲器設(shè)備以第一頻率操作時，所述第一代碼存儲電路和所述第二代碼存儲電路被配置為，分別存儲第一上拉控制碼作為所述上拉控制碼以及存儲第一下拉控制碼作為所述下拉控制碼，并且分別存儲第二上拉控制碼作為所述上拉控制碼以及存儲第二下拉控制碼作為所述下拉控制碼，

其中，所述第一上拉控制碼和所述第一下拉控制碼與所述半導(dǎo)體存儲器設(shè)備的第一操作參數(shù)相關(guān)聯(lián)，以及

其中，所述第二上拉控制碼和所述第二下拉控制碼與所述半導(dǎo)體存儲器設(shè)備的第二操作參數(shù)相關(guān)聯(lián)。

2.如權(quán)利要求1所述的阻抗校準(zhǔn)電路，其中，所述第一代碼生成器和所述第二代碼生成器被配置為，基于在第一定時從外部存儲器控制器施加的第一命令，分別生成所述第一上拉控制碼和所述第一下拉控制碼，以及

所述第一代碼生成器和所述第二代碼生成器被配置為，基于在不同于所述第一定時的第二定時從所述外部存儲器控制器施加的第二命令，分別生成所述第二上拉控制碼和所述第二下拉控制碼。

3.如權(quán)利要求1所述的阻抗校準(zhǔn)電路，其中，所述第一代碼生成器和所述第二代碼生成器被配置為，基于從外部存儲器控制器施加的命令，分別生成所述第一上拉控制碼和所述第一下拉控制碼，以及在所述第一上拉控制碼和所述第一下拉控制碼之后分別順序地生成所述第二上拉控制碼和所述第二下拉控制碼。

4.如權(quán)利要求1所述的阻抗校準(zhǔn)電路，其中，所述第一代碼生成器包括：

第一比較器，被配置為比較所述目標(biāo)輸出高電平VOH與所述第一電壓，以輸出第一比較信號；以及

第一計(jì)數(shù)器，被配置為響應(yīng)于所述第一比較信號增加或減少所述上拉控制代碼，以及

其中，所述第二代碼生成器包括：

第二比較器，被配置為比較所述目標(biāo)輸出高電平VOH電壓與所述第二電壓，以輸出第二比較信號；以及

第二計(jì)數(shù)器，被配置為響應(yīng)于所述第二比較信號增加或減少所述下拉控制碼。

5.如權(quán)利要求4所述的阻抗校準(zhǔn)電路，其中，所述第一代碼存儲電路被配置為響應(yīng)于所述第一比較信號的轉(zhuǎn)變，鎖存和存儲所述上拉控制碼，以及被配置為響應(yīng)于寄存器輸出使能信號和指示所述半導(dǎo)體存儲器設(shè)備的操作頻率的頻率信息信號，向所述半導(dǎo)體存儲器設(shè)備的輸出電路中的輸出上拉驅(qū)動器提供所存儲的上拉控制碼，以及

其中，所述第二代碼存儲電路被配置為響應(yīng)于所述第二比較信號的轉(zhuǎn)變，鎖存和存儲所述下拉控制碼，以及被配置為響應(yīng)于所述寄存器輸出使能信號和所述頻率信息信號，向所述輸出電路中的輸出下拉驅(qū)動器提供所述存儲的下拉控制碼。