[發明專利]具有備用單元的集成電路

有效

• 申請號: 201710323954.X
• 申請日: 2017-05-09
• 公開（公告）號: CN107452740B
• 公開（公告）日: 2023-08-29
• 發明（設計）人: 安德里亞斯·羅蘭·斯特爾;休伯特·馬丁·博德;伊爾漢·哈齊爾納茲
• 申請（專利權）人: 恩智浦美國有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

本發明涉及一種集成電路(50)，其包括第一電壓端(VDD)；第二電壓端(VSS)；以及多個邏輯單元(52)，所述邏輯單元(52)包括具有p型通道的一個或多個場效應晶體管和具有n型通道的一個或多個場效應晶體管。所述多個邏輯單元包括單元(54)的常規子集和單元(56)的備用子集。電連接器(57、58、59)被布置成：連接單元(54)的所述常規子集的柵極以便提供功能性邏輯布置；將單元(56)的所述備用子集的具有p型通道的所述一個或多個場效應晶體管的所述柵極連接到所述第一電壓端(VDD)；且將單元(56)的所述備用子集的具有n型通道的所述一個或多個場效應晶體管的所述柵極連接到所述第二電壓端(VSS)。

技術領域

本發明大體上涉及具有常規單元和備用單元的集成電路，且具體地但非排他性地說，涉及減少包括備用單元的IC中的功率消耗。

背景技術

傳統的基于單元的專用集成電路(ASIC)布局設計通常包括被互連以執行ASIC的所要功能或邏輯的常規單元的集合。具體地說，ASIC布局設計在復雜集成電路(例如，處理器)的超大規模集成(VLSI)中很常見。除了功能性邏輯單元的基本集合之外，ASIC布局設計通常包括貫穿常規單元隨機分散的多個備用單元。出于在工程變更單(ECO)過程期間校正、更改或改變ASIC的功能性的目的將備用單元包括于ASIC設計中。

行業中需要提高常規單元的密度。也需要提高散布的備用單元的密度以改進互連性和功能性選擇。然而，隨著單元的密度不斷增大，整體功率消耗已更顯著增加。通常，無論是常規單元還是備用單元，每個單元都促成ASIC的整體功率消耗。因此希望減少ASIC的功率消耗，且特別是備用單元，以便改進集成電路的整體效率。

發明內容

根據本發明的第一方面，提供一種集成電路，所述集成電路包括：

第一電壓端；

第二電壓端，其中第一電壓端被配置成接收相對于第二電壓端的正電壓；

多個邏輯單元，每個邏輯單元包括具有p型通道的一個或多個場效應晶體管和具有n型通道的一個或多個場效應晶體管，其中每個晶體管具有柵極，且其中多個邏輯單元包括單元的常規子集和單元的備用子集；以及

電連接器，其被配置成：

連接單元的常規子集的柵極以便提供功能性邏輯布置；

將單元的備用子集的具有p型通道的一個或多個場效應晶體管的柵極連接到第一電壓端；且

將單元的備用子集的具有n型通道的一個或多個場效應晶體管的柵極連接到第二電壓端。

電連接器可包括金屬跡線或導電跡線。金屬跡線或導電跡線可提供于單個層中或多個層中。每個單元可提供邏輯柵極。單元的常規子集中的每個常規子集可與單元的備用子集具有相同結構。單元的備用子集中的不同單元可提供不同相應的邏輯結構。

根據本發明的另一方面，提供一種修改前述的集成電路的方法，所述方法包括：

任選地接收集成電路；

將單元的備用子集中的至少一個備用子集的具有p型通道的一個或多個場效應晶體管的柵極與第一電壓端斷開連接；

將單元的至少一個備用子集的具有n型通道的一個或多個場效應晶體管的柵極與第二電壓端斷開連接；以及

將單元的至少一個備用子集的場效應晶體管的柵極連接到單元的常規子集的柵極，以便提供修改的功能性邏輯布置。

可使用蝕刻或研磨(例如，離子束研磨)來實現斷開連接。金屬跡線或導電跡線可沉積于襯底上以便將單元的至少一個備用子集的場效應晶體管的柵極連接到單元的常規子集的柵極。

根據本發明的另一方面，提供一種制造集成電路的方法，所述方法包括：