[發明專利]半導體集成電路

在審

• 申請號: 201710321201.5
• 申請日: 2017-05-09
• 公開（公告）號: CN107368145A
• 公開（公告）日: 2017-11-21
• 發明（設計）人: 神崎照明
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: G06F1/06
• 分類號: G06F1/06;H03L7/18
• 代理公司: 中原信達知識產權代理有限責任公司11219
• 代理人: 韓峰,孫志湧

相關申請交叉引用

于2016年5月9日提交的日本專利申請號2016-093696的公開內容，包括說明書，附圖和摘要的全部內容以引用方式并入本文。

技術領域

本發明涉及一種半導體集成電路，并且特別地，可適用于可以通過寄存器設置來調整操作頻率并并且還可以改變操作模式的半導體集成電路。

背景技術

在諸如微型計算機的半導體集成電路(LSI：大規模集成電路)中，存在必須執行諸如高速數據計算的高速處理的情況，并并且也存在無需高速處理的情況，例如在諸如外部中斷的待機狀態下。因此，而在由程序執行高速處理的情況下使用高速時鐘并并且出于降低功耗的目的在待機狀態下將其切換為低速時鐘的使用模式是普遍的。

因此，構造微計算機的硬件以便可通過內部生成多種類型頻率的時鐘并切換操作時鐘的方法來適當地改變操作時鐘的頻率。例如，針對由內部安裝或外部安裝的振蕩器生成的時鐘通過使用PLL(鎖相環)來生成高速時鐘，并并且通過分頻時鐘來生成低速時鐘。還生成由用于時鐘的諸如32kHz振蕩器的多個振蕩器生成的低速時鐘。微計算機具有操作時鐘頻率可由程序適當地切換的構造。

如上所述，微計算機必須由從低速時鐘至高速時鐘的各種頻率的時鐘來操作。當調整內部電路的晶體管的電流驅動能力以便可以執行高速操作并也能在低速時鐘下借助該能力執行操作時，晶體管具有大于在低速時鐘范圍內必需的電流驅動能力，并且功率效率劣化。為了解決該問題并降低功耗，常規地，例如已經采用了一下各種措施。

(1)在低速時鐘下，降低內部降壓調節器的電壓以抑制功耗。

(2)在低速時鐘下，降低內部降壓調節器的電流供應能力或減少其數量以減少調節器的固定電流。

(3)在內部存儲器中，在高速時鐘下操作時，靈敏放大器始終操作以進行高速讀取。在低速時鐘下操作時，靈敏放大器僅在生成讀取請求時操作。

另一方面，如下提出檢測從半導體集成電路外部供應的時鐘信號的頻率(低/高)和范圍并且改變供應至內部電路的電源電壓或改變操作的技術。

在專利文獻1中，公開了一種集成電路，其具有作為檢測輸入時鐘信號的頻率的電路手段的微分電路，積分電路以及比較器。輸入時鐘信號由微分電路微分并且隨后，在積分電路中處理所得到的信號以輸出取決于頻率的電壓電平。通過比較器比較電壓電平與預定電平。當輸入標準時鐘時，頻率較高，因此積分電路的輸出電平較高并超過預定電平。另一方面，當輸入用于測試的時鐘時，頻率較低，因此積分電路的輸出電平較低并且不超過預定電平。通過根據比較器的輸出在正常操作模式和測試模式之間切換操作模式，變得無需進一步供應模式切換端子，并且不會增加端子數量。

在專利文獻2中，公開了一種集成電路裝置，其具有能根據系統的操作速度改變供應至功能電路塊的操作電壓的操作電壓切換裝置。操作電壓切換裝置具有檢測輸入時鐘的頻率的頻率檢測電路、生成多個操作電壓的低壓電源電路、以及根據檢測到的頻率來選擇操作電壓的電源選擇電路。

在專利文獻3中，公開了一種半導體裝置，其可通過根據輸入時鐘同步信號來確定操作是高速操作還是低速操作并切換內部電路而能夠適于任意高速操作和低功耗操作。半導體裝置包括針對供應的輸入時鐘生成具有預定相位關系的內部時鐘的時鐘生成電路，基于時鐘生成電路的內部信號確定輸入時鐘的周期的確定電路，以及根據確定電路的確定結果切換操作模式的內部電路。

現有技術文獻

專利文獻

專利文獻1：日本未審專利申請公布號昭和57(1982)-111714

專利文獻2：日本未審專利申請公布號昭和58(1983)-171842

專利文獻3：日本未審專利申請公布號平成10(1998)-209284

發明內容

在半導體集成電路中，特別地，在諸如微計算機的常規半導體集成電路中，通過寄存器設置等，可在較寬范圍內動態地改變操作頻率。這種半導體集成電路中的內部電路具有根據操作頻率的各種操作模式，并且該操作頻率可通過寄存器設置而自由地改變。寄存器設置以指定操作頻率以及寄存器設置以指定內部電路的操作模式這兩者均在被執行的程序中進行。但是，因為內部電路的操作模式必須與操作頻率的設置的改變相關聯地適當改變，因此存在程序設計員的負擔過重的問題。