[發(fā)明專利]半導(dǎo)體集成電路

在審

• 申請(qǐng)?zhí)枺?/td>: 201710321201.5
• 申請(qǐng)日: 2017-05-09
• 公開(kāi)（公告）號(hào): CN107368145A
• 公開(kāi)（公告）日: 2017-11-21
• 發(fā)明（設(shè)計(jì)）人: 神崎照明
• 申請(qǐng)（專利權(quán)）人: 瑞薩電子株式會(huì)社
• 主分類號(hào): G06F1/06
• 分類號(hào): G06F1/06;H03L7/18
• 代理公司: 中原信達(dá)知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司11219
• 代理人: 韓峰,孫志湧

1.一種半導(dǎo)體集成電路，包括：

內(nèi)部時(shí)鐘生成電路，所述內(nèi)部時(shí)鐘生成電路從時(shí)鐘源生成內(nèi)部時(shí)鐘；

第一寄存器；

第二寄存器；

表單電路；以及

具有多種操作模式的內(nèi)部電路，

其中，所述第一寄存器能夠儲(chǔ)存第一信息，該第一信息指定所述時(shí)鐘源的頻率與所述內(nèi)部時(shí)鐘的頻率之間的相對(duì)關(guān)系，

其中，所述第二寄存器能夠儲(chǔ)存第二信息，該第二信息指示出所述時(shí)鐘源的頻率，

其中，所述內(nèi)部時(shí)鐘生成電路基于在所述第一寄存器中儲(chǔ)存的所述第一信息來(lái)生成所述內(nèi)部時(shí)鐘，

其中，在所述內(nèi)部電路中，基于所供應(yīng)的控制信號(hào)來(lái)指定操作模式，以及

其中，所述表單電路能夠以與所述第一信息和所述第二信息相關(guān)聯(lián)的方式來(lái)儲(chǔ)存被輸出為所述控制信號(hào)的控制信息，并且基于從所述第一寄存器供應(yīng)的所述第一信息以及從所述第二寄存器供應(yīng)的所述第二信息來(lái)將對(duì)應(yīng)的控制信息輸出為所述控制信號(hào)。

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，

其中，所述表單電路具有解碼電路和儲(chǔ)存電路，所述解碼電路用于解碼所述第一信息以及所述第二信息并將解碼結(jié)果輸出，所述儲(chǔ)存電路用于儲(chǔ)存所述控制信息以便關(guān)聯(lián)于所述解碼結(jié)果，以及

其中，所述儲(chǔ)存電路將根據(jù)所述解碼結(jié)果的所述控制信息輸出為所述控制信號(hào)。

3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，

其中，所述表單電路進(jìn)一步包括非易失性存儲(chǔ)器和傳送電路，

其中，所述非易失性存儲(chǔ)器以與所述第一信息和所述第二信息相關(guān)聯(lián)的方式來(lái)儲(chǔ)存所述控制信息，以及

其中，所述傳送電路將在所述非易失性存儲(chǔ)器中儲(chǔ)存的所述控制信息傳送至所述儲(chǔ)存電路。

4.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，進(jìn)一步包括：

振蕩電路，所述振蕩電路生成根據(jù)所耦合的振蕩器的頻率的所述時(shí)鐘源，

其中，所述第一信息包括根據(jù)所述振蕩器的所述頻率的信息。

5.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，在所述表單電路之后的級(jí)中進(jìn)一步包括延遲電路，所述延遲電路對(duì)所述控制信號(hào)給予預(yù)定的延遲。

6.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路，其中，

在將所述內(nèi)部時(shí)鐘的所述頻率改變?yōu)橐允蛊渥兏叩那闆r下，所述預(yù)定的延遲被設(shè)置為在改變之前切換所述控制信號(hào)的延遲量，以及

在將所述內(nèi)部時(shí)鐘的所述頻率改變?yōu)橐允蛊渥兊偷那闆r下，所述預(yù)定的延遲被設(shè)置為在改變之后切換所述控制信號(hào)的延遲量。

7.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中，

所述解碼結(jié)果包括第一解碼值，該第一解碼值指示出所述第一信息的設(shè)置被禁止的狀態(tài)，并且

在所述儲(chǔ)存電路中儲(chǔ)存的所述控制信息包括在所述解碼結(jié)果是所述第一解碼值的情況下所關(guān)聯(lián)的第一控制信息。

8.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，

其中，所述第一寄存器進(jìn)一步包括第二儲(chǔ)存電路，該第二儲(chǔ)存電路在新的第一信息被設(shè)置之前來(lái)保持舊的第一信息，

其中，進(jìn)一步提供有第三儲(chǔ)存電路，該第三儲(chǔ)存電路在所述新的第一信息被設(shè)置之前來(lái)保持從所述表單電路輸出的舊的控制信息，以及

其中，當(dāng)所述新的第一信息的解碼結(jié)果是指示出所述新的第一信息的設(shè)置被禁止的狀態(tài)的所述第一解碼值時(shí)，在所述第二儲(chǔ)存電路中儲(chǔ)存的所述舊的第一信息被輸出為所述第一寄存器的輸出，并且在所述第三儲(chǔ)存電路中儲(chǔ)存的所述舊的控制信息被輸出為所述控制信息。

9.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其中，

所述解碼結(jié)果進(jìn)一步包括第二解碼值，該第二解碼值指示出不推薦所述第一信息的狀態(tài)，并且

在所述儲(chǔ)存電路中儲(chǔ)存的所述控制信息進(jìn)一步包括在所述解碼結(jié)果是所述第二解碼值的情況下所關(guān)聯(lián)的第二控制信息。

10.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，

所述內(nèi)部電路是其電流供應(yīng)能力為可調(diào)整的電源電路，

對(duì)應(yīng)于所述多種操作模式中每一種，來(lái)指定所述電流供應(yīng)能力的大小，并且

基于所述控制信號(hào)來(lái)調(diào)整所述電流供應(yīng)能力的大小。