[發明專利]用于FD-SOI裝置的后柵極偏置的方法、裝置及系統

有效

• 申請號: 201710317142.4
• 申請日: 2017-05-08
• 公開（公告）號: CN107452798B
• 公開（公告）日: 2021-01-15
• 發明（設計）人: T·G·麥凱
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及用于FD?SOI裝置的后柵極偏置的方法、裝置及系統，其所揭示的至少一種方法、裝置及系統包括提供具有包括后柵極及前柵極的晶體管的半導體裝置。該半導體裝置包括用以處理輸入信號以提供輸出信號的信號處理單元。該信號處理單元包括第一晶體管及第二晶體管。該第一晶體管包括與第一前柵極電性耦接的第一后柵極。該信號處理單元還包括與該第一晶體管操作性耦接的第二晶體管。該第二晶體管包括與第二前柵極電性耦接的第二后柵極。該半導體裝置還包括用以在該輸出信號上提供增益的增益電路。該半導體裝置還包括用以向該第一后柵極提供第一偏置信號并向該第二后柵極提供第二偏置信號的偏置電路。

技術領域

本發明通常涉及先進半導體裝置的制造，尤其涉及針對FD-SOI裝置采用后柵極偏置。

背景技術

對提供更有效操作的集成電路裝置(例如，射頻(RF)裝置，包括數字及模擬功能(例如，RF和/或其它模擬功能)的片上系統等)的需求不斷增長。因此，設計人員正不斷嘗試改進半導體制程，以制造更好的集成電路裝置。半導體裝置的制造需要若干獨立的制程步驟以自半導體原材料創建封裝半導體裝置。從半導體材料的初始生長、將半導體晶體切片成獨立晶圓、制造階段(蝕刻、摻雜、離子注入等)直至封裝以及已完成裝置的最終測試的各種制程彼此如此不同而特別，以致該些制程可能執行于包含不同控制方案的不同制造位置。

一般來說，目前實施多種制程技術，其中，對于許多類型的復雜電路(包括場效應晶體管)，MOS(金屬氧化物半導體)技術因在操作速度和/或功耗和/或成本效率方面的優越特性而成為目前最有前景的方法之一。在使用例如MOS技術制造復雜集成電路期間，在包括結晶半導體層的襯底上形成數百萬個晶體管，例如N溝道晶體管和/或P溝道晶體管。在制造N溝道MOS(NMOS)裝置和/或P溝道MOS(PMOS)裝置期間，設計人員常?？刂浦瞥滩襟E以允許增加該些裝置的電流驅動。對于NMOS裝置，可增強電子的流動以增加電流驅動。對于PMOS裝置，可增強“空穴”的流動以增加電流驅動。例如，常常形成應變硅層以供改進電荷粒子(也就是電子或空穴)的傳輸。

業界越來越一致認為，必須改進傳統方法，以提供更小的裝置以及可操作于更低電壓的裝置。目前，所謂的塊體FET是實施于許多裝置中的最普遍的設計之一。圖1顯示形成于半導體晶圓上的典型塊體FET 100的程式化示意圖。FET 100形成于硅襯底105上。在硅襯底105上形成反型層(inversion layer)150。反型層150通常通過沉積氧化硅形成。柵極110形成于襯底105上，由絕緣體120包圍，該絕緣體形成于該晶圓的制程期間，可由HfO₂組成。

在反型層150上方形成柵極氧化物層125。在柵極氧化物層125上方形成FET 100的柵極110。圖1還顯示源區140及漏區130，它們形成于襯底105的頂部。如果襯底105為N型，則漏源區130、140將為P型，或者反之。在此配置中，在源區140及漏區130下方創建耗盡區160。

與圖1的典型塊體FET設計相關聯的其中一個問題包括以下事實：這些類型FET因不良的載流子限制而可呈現顯著降低的輸出電阻，從而導致較低的電壓增益以及低功率效率。另外，由于耗盡區160，即使當FET 100關閉時也可能發生電流泄漏。電流泄漏可包括漏極泄漏電流、源極泄漏電流，以及阱泄漏電流。FET 100也往往具有較高的閾值電壓。而且，當降低供應電壓以減少功率消耗時，圖1的典型塊體FET設計往往呈現性能退化。

設計人員已建議使用所謂的絕緣體上硅(silicon-on-insulator；SOI)設計來解決圖1的典型塊體FET設計所呈現的缺點及問題的其中一些。SOI晶體管通常形成于薄的硅層中，通過使用電性絕緣體例如二氧化硅將該硅層與半導體晶圓的主襯底隔離。該薄硅層可具有從幾微米(通常針對電功率開關裝置)至小于500埃(通常針對高性能微處理器)的范圍內的厚度。SOI設計所賦予的該隔離屬性提供用以減少電流泄漏。SOI設計可提供其它優點，例如更快的電路操作以及更低的操作電壓。圖2顯示形成于半導體晶圓上的典型全耗盡(fully depleted；FD)SOI FET 200的程式化示意圖。