[發明專利]半導體結構及其形成方法

有效

• 申請號: 201710313105.6
• 申請日: 2017-05-05
• 公開（公告）號: CN108807179B
• 公開（公告）日: 2021-07-09
• 發明（設計）人: 劉艷;劉佳
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L29/08;H01L29/423;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

本發明提供一種半導體結構及其形成方法，所述形成方法包括：提供基底，所述基底上形成有柵極；在所述柵極的側壁上形成第一側墻；形成第一側墻后，于基底上形成氧化層；在所述第一側墻的側壁上形成第二側墻，所述柵極、所述第一側墻和所述第二側墻構成柵極結構；在所述柵極結構兩側的氧化層和基底中形成溝槽。本發明形成的半導體結構電學性能得到提高。

技術領域

本發明涉及半導體制造技術領域，特別涉及一種半導體結構及其形成方法。

背景技術

隨著半導體技術的飛速發展，半導體結構的特征尺寸不斷縮小，使得集成電路的集成度越來越高，這對器件的性能也提出了更高的要求。

目前，隨著金屬-氧化物半導體場效應晶體管(MOSFET)的尺寸不斷變小。為了適應工藝節點的減小，只能不斷縮短MOSFET場效應管的溝道長度。溝道長度的縮短具有增加芯片的管芯密度、增加MOSFET場效應管的開關速度等好處。

然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，這樣一來柵極對溝道的控制能力變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閥值漏電現象，即短溝道效應(SCE：short-channel effects)成為一個至關重要的技術問題。

因此，為了更好的適應器件尺寸按比例縮小的要求，半導體工藝逐漸開始從平面MOSFET晶體管向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應管(FinFET)。FinFET具有很好的溝道控制能力。

然而，現有技術形成的半導體結構的電學性能有待提高。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，提高半導體結構的電學性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供基底，所述基底上形成有柵極；在所述柵極的側壁上形成第一側墻；形成第一側墻后，于基底上形成氧化層；在所述第一側墻的側壁上形成第二側墻，所述柵極、所述第一側墻和所述第二側墻構成柵極結構；在所述柵極結構兩側的氧化層和基底中形成溝槽。

可選的，形成所述溝槽的步驟包括：對所述柵極結構兩側的氧化層和基底進行第一刻蝕，形成初始溝槽；對所述初始溝槽進行清洗處理，并部分去除第二側墻底部的氧化層，使得剩余氧化層底部具有切角；對經過清洗處理之后的初始溝槽進行第二刻蝕，形成所述溝槽。

可選的，所述第一刻蝕工藝為干法刻蝕。

可選的，對所述初始溝槽進行清洗處理的步驟中，采用稀釋的HF清洗所述初始溝槽。

可選的，所述第二刻蝕工藝為濕法刻蝕。

可選的，所述氧化層的材料為氧化硅。

可選的，所述氧化層的厚度在20埃至30埃范圍內。

可選的，形成所述氧化層的工藝為氧化生長、化學氣相沉積或者原子層沉積。

可選的，所述第一側墻和所述第二側墻的材料為氮化物。

可選的，所述第二側墻的厚度在100埃至180埃范圍內。

可選的，所述溝槽具有Σ形狀。

可選的，形成所述溝槽之后，還包括：形成填充滿所述溝槽的源漏外延摻雜層。

相應地，本發明還提供一種半導體結構，包括：基底，所述基底上具有柵極；第一側墻，位于所述柵極側壁上；氧化層，位于第一側墻兩側的基底上，所述氧化層底部具有切角；第二側墻，位于所述第一側墻側壁上，所述柵極、所述第一側墻和所述第二側墻構成柵極結構；溝槽，位于所述柵極結構兩側的氧化層和基底內。

可選的，所述氧化層的材料為氧化硅。