[發明專利]一種亞閾值電路的優化方法及系統

有效

• 申請號: 201710308228.0
• 申請日: 2017-05-04
• 公開（公告）號: CN108809292B
• 公開（公告）日: 2022-01-04
• 發明（設計）人: 陳嵐;吳玉平;孫旭
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H03K19/017
• 分類號: H03K19/017
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 黨麗;王寶筠

1.一種亞閾值電路的優化方法，其特征在于，包括：

從亞閾值邏輯門網表中確定D觸發器；

根據亞閾值邏輯門網表構造有向圖，從各D觸發器的數據輸出端按照信號流方向遍歷有向圖直至信號流到達另一D觸發器的數據輸入端，獲得各D觸發器的數據輸出端到另一D觸發器的數據輸入端的所有信號通路，在所述信號通路上的邏輯門為另一D觸發器前的組合邏輯電路；

在所述組合邏輯電路與所述D觸發器之間插入可變閾值反相器，以獲得優化后的亞閾值邏輯門網表，其中，所述組合邏輯電路的輸出端連接所述可變閾值反相器的輸入端，所述可變閾值反相器的輸出端連接所述D觸發器的數據輸入端，所述D觸發器的數據輸出端連接所述可變閾值反相器的控制端。

2.根據權利要求1所述的優化方法，其特征在于，所述從亞閾值邏輯門網表中確定D觸發器，包括：

在邏輯門單元庫中指定D觸發器為特定的基本單元，亞閾值邏輯門網表中引用所述特定的基本單元的邏輯單元為D觸發器。

3.根據權利要求1所述的優化方法，其特征在于，所述從亞閾值邏輯門網表中確定D觸發器，包括：

根據邏輯描述，從亞閾值邏輯門網表所用的單元庫中確定出D觸發器的基本單元，在所述亞閾值邏輯門網表中引用所述基本單元的邏輯單元為D觸發器。

4.根據權利要求1所述的優化方法，其特征在于，所述從亞閾值邏輯門網表中確定D觸發器，包括：

在信號路徑上獲得數據信號到達各D觸發器的數據輸入端與時鐘信號到達相應的D觸發器的時鐘輸入端的相對時序容限，根據相對時序容限，從亞閾值邏輯門網表中確定出D觸發器。

5.根據權利要求1-4中任一項所述的優化方法，其特征在于，在所述組合邏輯電路與所述D觸發器之間插入可變閾值反相器之后，還包括：

進行可變閾值反相器電路的器件尺寸的優化；或者，

進行電路工作電壓的優化；或者，

進行電路工作電壓的優化，之后，進行可變閾值反相器的器件尺寸的優化。

6.根據權利要求5所述的優化方法，其特征在于，所述進行可變閾值反相器電路的器件尺寸的優化，包括：

以每一個D觸發器以及與其對應的組合邏輯電路、可變閾值反相器組成的單元電路為優化仿真對象，分別對每個優化仿真對象中的可變閾值反相器電路的器件尺寸進行優化。

7.根據權利要求5所述的優化方法，其特征在于，所述進行電路工作電壓的優化，包括：

以在同一工作電壓島上的電路為優化仿真對象，對優化仿真對象中的每一個D觸發器以及與其對應的組合邏輯電路、可變閾值反相器組成的單元電路進行電路工作電壓的優化，確定每一個單元電路正常工作的最低工作電壓；

以所述最低工作電壓中的最大電壓作為所述工作電壓島優化后的工作電壓。

8.一種亞閾值電路的優化系統，其特征在于，包括：

D觸發器確定單元，用于從亞閾值邏輯門網表中確定D觸發器；

組合邏輯電路確定單元，用于根據亞閾值邏輯門網表構造有向圖，從各D觸發器的數據輸出端按照信號流方向遍歷有向圖直至信號流到達另一D觸發器的數據輸入端，獲得各D觸發器的數據輸出端到另一D觸發器的數據輸入端的所有信號通路，在所述信號通路上的邏輯門為另一D觸發器前的組合邏輯電路；

可變閾值反相器插入單元，用于在所述組合邏輯電路與所述D觸發器之間插入可變閾值反相器，以獲得優化后的亞閾值邏輯門網表，其中，所述組合邏輯電路的輸出端連接所述可變閾值反相器的輸入端，所述可變閾值反相器的輸出端連接所述D觸發器的數據輸入端，所述D觸發器的數據輸出端連接所述可變閾值反相器的控制端。

9.根據權利要求8所述的優化系統，其特征在于，還包括：

尺寸優化單元，用于進行可變閾值反相器電路的器件尺寸的優化；或者，

電壓優化單元，用于進行電路工作電壓的優化；或者，

電壓優化單元以及在所述電壓優化單元之后執行的尺寸優化單元，其中，電壓優化單元，用于進行電路工作電壓的優化；尺寸優化單元，用于進行可變閾值反相器電路的器件尺寸的優化。