[發明專利]分數分頻電路和射頻終端

有效

• 申請號: 201710265613.1
• 申請日: 2017-04-21
• 公開（公告）號: CN108736882B
• 公開（公告）日: 2021-12-14
• 發明（設計）人: 黃福青;賴玠瑋
• 申請（專利權）人: 展訊通信（上海）有限公司
• 主分類號: H03K23/48
• 分類號: H03K23/48;H03K5/156
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 張振軍;吳敏

1.一種分數分頻電路，其特征在于，包括：

N分頻電路，以4×M個輸入時鐘信號為輸入信號實現N分頻，以得到4×M個分頻時鐘信號，其中，所述4×M個輸入時鐘信號同頻且相位依次間隔90°/M，第[(i×N)％(4×M)+1]個輸入時鐘信號輸入至所述N分頻電路的第i+1輸入端，i為正整數且0≤i≤4×M-1，所述分頻時鐘信號與所述輸入時鐘信號一一對應，所述4×M個分頻時鐘信號同頻且相位依次間隔90°/M；

邏輯加和電路，適于分別對4組分頻時鐘信號進行或運算，以得到一組正交差分時鐘信號，其中，每組分頻時鐘信號包括M個分頻時鐘信號，且相位依次間隔360°/M，M和N為正整數，且M/N為小于2的分數。

2.根據權利要求1所述的分數分頻電路，其特征在于，所述一組正交差分時鐘信號包括：相位依次間隔90°的同相時鐘信號、正交時鐘信號、同相時鐘信號的反相信號和正交時鐘信號的反相信號。

3.根據權利要求1所述的分數分頻電路，其特征在于，所述N分頻電路包括：

按順序串聯成環的4×M個第一D觸發器，第i+1個第一D觸發器的時鐘端接入所述4×M個輸入時鐘信號中的第[(i×N)％(4×M)+1]個輸入時鐘信號，前一個第一D觸發器的正輸出端耦接后一個第一D觸發器的數據輸入端，所述4×M個第一D觸發器的正輸出端各自輸出分頻時鐘子信號；

占空比調整電路，接入4×M個所述分頻時鐘子信號，適于分別對所述4×M個所述分頻時鐘子信號的占空比進行調整，以得到所述4×M個分頻時鐘信號。

4.根據權利要求3所述的分數分頻電路，其特征在于，所述占空比調整電路包括：

4×M個第二D觸發器，所述4×M個第二D觸發器的時鐘端和復位端與所述4×M個第一D觸發器的時鐘端一一對應耦接，所述4×M個第二D觸發器的數據輸入端與所述4×M個第一D觸發器的正輸出端一一對應耦接，每一所述第二D觸發器的正輸出端輸出所述分頻時鐘信號。

5.根據權利要求4所述的分數分頻電路，其特征在于，所述分頻時鐘信號在每一周期內的高電平的維持時間等于所述輸入時鐘信號在每一周期內的高電平的維持時間。

6.根據權利要求4所述的分數分頻電路，其特征在于，所述第一D觸發器是下降沿觸發的，所述第二D觸發器是上升沿觸發的，所述第二D觸發器在所述輸入時鐘信號為邏輯低電平時復位。

7.根據權利要求4所述的分數分頻電路，其特征在于，所述第一D觸發器是上升沿觸發的，所述第二D觸發器是下降沿觸發的，所述第二D觸發器在所述輸入時鐘信號為邏輯高電平時復位。

8.根據權利要求1所述的分數分頻電路，其特征在于，所述邏輯加和電路包括：分別接入所述4組分頻時鐘信號的四個或門。

9.根據權利要求1至8任一項所述的分數分頻電路，其特征在于，還包括：移相電路，適于接入所述4×M個輸入時鐘信號中的一個并對其進行移相，以得到所述4×M個輸入時鐘信號中的其他輸入時鐘信號。

10.一種射頻終端，其特征在于，包括權利要求1至9中任一項所述的分數分頻電路。