[發明專利]分數分頻電路和射頻終端

有效

• 申請號: 201710265613.1
• 申請日: 2017-04-21
• 公開（公告）號: CN108736882B
• 公開（公告）日: 2021-12-14
• 發明（設計）人: 黃福青;賴玠瑋
• 申請（專利權）人: 展訊通信（上海）有限公司
• 主分類號: H03K23/48
• 分類號: H03K23/48;H03K5/156
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 張振軍;吳敏

一種分數分頻電路和射頻終端，分數分頻電路包括：N分頻電路，以4×M個同頻且相位依次間隔90°/M的輸入時鐘信號為輸入信號實現N分頻，得到4×M個分頻時鐘信號，第[(i×N)％(4×M)+1]個輸入時鐘信號輸入至所述N分頻電路的第i+1輸入端，i為正整數且0≤i≤4×M?1，分頻時鐘信號與輸入時鐘信號一一對應，4×M個分頻時鐘信號同頻且相位依次間隔90°/M；邏輯加和電路，分別對4組分頻時鐘信號進行或運算，得到一組正交差分時鐘信號，每組分頻時鐘信號包括M個分頻時鐘信號，且相位依次間隔360°/M，M和N為正整數，且M/N為小于2的分數。采用本發明方案可降低電路的成本、面積和功耗，優化電磁兼容性。

技術領域

本發明涉及射頻電路設計領域，特別涉及一種分數分頻電路和射頻終端。

背景技術

隨著集成電路工藝的進步，在射頻終端中，已經可以將射頻收發電路、頻率合成器(Frequency Synthesizer)和數字信號處理(Digital Signal Processing，簡稱DSP)電路等集成于同一芯片，但是同一芯片內的不同電路模塊可能發生干擾。例如，在芯片內，頻率合成器中的壓控振蕩器(Voltage-controlled oscillator，簡稱VCO)容易受射頻功率放大器(RF Power Amplifier)發射的信號及其諧波牽引，影響頻率合成器的相位噪聲性能。為了減小不同電路模塊之間的干擾，可使其工作頻率相互偏離。通常需要將壓控振蕩器的工作頻率進行分數分頻以產生本地載波信號，以偏離射頻功率放大器的工作頻率及其諧波頻率。

圖1是現有技術中的一種基于混頻的分數分頻電路的結構示意圖。圖1所示的分數分頻電路100可以包括除K分頻器101、混頻器102和除L分頻器103。壓控振蕩器信號CKvco(設其頻率為F_VCO)本身和其經過所述除K分頻器101進行K分頻后得到的K分頻信號CKvco/k在所述混頻器102處進行混頻，產生混頻信號CKmix，其頻率F_mix為：

然后，所述混頻信號CKmix通過所述除L分頻器103進行L分頻后，得到IQ正交信號I、Q、IB和QB，它們的相位依次間隔90°，所述IQ正交信號的頻率F_out為：

其中，K和L為正整數；所述IQ正交信號即可以作為射頻終端中的載波信號。

但是，基于混頻方式的分數分頻電路100需要使用電感電容諧振網絡作為負載，以濾除混頻過程產生的雜散，其中，電感具有繞組使得其面積和功耗都較大；另外，電感容易和其他電路模塊產生磁耦合而受干擾或者成為干擾源，使得所述分數分頻電路100的電磁敏感性(Electromagnetic Susceptibility，簡稱EMS)和電磁干擾(ElectromagneticInterference，簡稱EMI)較強，也即其電磁兼容性(Electromagnetic Compatibility，簡稱EMC)較差。此外，上述基于混頻方式的分數分頻電路100方案較為復雜，成本也較高。

發明內容

本發明解決的技術問題是如何降低分數分頻電路的成本、面積和功耗，并優化電路的電磁兼容性。

為解決上述技術問題，本發明實施例提供一種分數分頻電路，所述分數分頻電路包括：N分頻電路，以4×M個輸入時鐘信號為輸入信號實現N分頻，以得到4×M個分頻時鐘信號，其中，所述4×M個輸入時鐘信號同頻且相位依次間隔90°/M，第[(i×N)％(4×M)+1]個輸入時鐘信號輸入至所述N分頻電路的第i+1輸入端，i為正整數且0≤i≤4×M-1，所述分頻時鐘信號與所述輸入時鐘信號一一對應，所述4×M個分頻時鐘信號同頻且相位依次間隔90°/M；邏輯加和電路，適于分別對4組分頻時鐘信號進行或運算，以得到一組正交差分時鐘信號，其中，每組分頻時鐘信號包括M個分頻時鐘信號，且相位依次間隔360°/M，M和N為正整數，且M/N為小于2的分數。