[發明專利]半導體裝置

在審

• 申請號: 201710259948.2
• 申請日: 2017-04-20
• 公開（公告）號: CN107452796A
• 公開（公告）日: 2017-12-08
• 發明（設計）人: 蘇品岱;江庭瑋;莊惠中;田麗鈞;陳順利
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L27/02
• 代理公司: 南京正聯知識產權代理有限公司32243
• 代理人: 顧伯興

技術領域

本發明實施例涉及半導體裝置且更具體來說涉及例如鰭型場效晶體管(Fin Field Effect Transistor，FinFET)及傳輸門電路等半導體裝置的布局。

背景技術

在半導體裝置布局設計中，可存在可對設計者所可作出的設計選擇加以約束的設計規則。這些設計規則可能限制供設計者放置某些組件的可用空間且可能妨礙設計者有效地利用設計者原本可利用的半導體裝置的某些部分。例如，相較于間隔約束條件(spacing restriction)的約束性較小時，某些間隔約束條件可能使得半導體裝置的體積變大。

發明內容

根據本發明的實施例，一種半導體裝置包括：至少一個有源區；至少一個柵極電極，位于所述至少一個有源區的一部分之上；以及通孔，位于所述至少一個有源區之上且用以將所述至少一個柵極電極中的一者連接至所述半導體裝置的另一部分。

附圖說明

結合附圖閱讀以下詳細說明，會最好地理解本公開內容的各個方面。應注意，根據本行業中的標準慣例，各種特征并非按比例繪制。事實上，為論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1A及圖1B是說明根據某些實施例的受約束性較小的間隔規則約束的半導體裝置布局的實例的示意圖；

圖2是根據某些實施例的被提供用于幫助理解本文中所闡述的實施例的傳輸門電路的實例的示意圖；

圖3是根據某些實施例的用于圖2中所示傳輸門電路的半導體裝置布局的邏輯表示形式的實例的示意圖；

圖4是根據某些實施例的用于圖2中所示傳輸門電路的受約束性較小的間隔規則約束的半導體裝置布局的實例的示意圖；

圖5至圖14是根據某些實施例的用于圖2中所示傳輸門電路的受約束性較小的間隔規則約束的半導體裝置布局的其他實例的示意圖；

圖15是根據某些實施例的可被實作以制造本文中所闡述的半導體裝置的實例的方法的流程圖。

具體實施方式

以下公開內容提供用于實作所提供主題的不同特征的許多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成為直接接觸的實施例，且也可包括其中第一特征與第二特征之間可形成有附加特征、進而使得所述第一特征與所述第二特征可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重復參考編號及/或字母。這種重復是出于簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關系。

此外，為易于說明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特征與另一(其他)元件或特征的關系。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處于其他取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。

在各種實施例中，本發明提供一種可解決現有布局約束條件的一個或多個缺點的半導體裝置布局。

本發明實施例提供一種其中設計規則容許在有源區(有時稱作氧化物擴散(oxide diffusion，OD)區)之上定位通孔(例如，通孔_柵極(VIA_Gate，VG))的新穎半導體裝置布局。在某些實施例中，在有源區之上放置通孔的能力可通過在圖1B中的氧化物上覆蓋金屬(metal over oxide，MD)區13的頂部上放置隔離/介電層85而得到助長。換句話說，在本文中所闡述的半導體裝置布局中，在通孔與有源區之間可不存在橫向間隔。如本文中所闡述，在某些實施例中，不使用要求最小通孔-有源區(via-to-active-region)距離的橫向間隔規則可使得在所述半導體裝置布局中能夠實現附加的靈活性。例如，設計者可更自由地利用半導體裝置內的金屬區。

在本說明書通篇中使用的用語“半導體裝置”應被理解為囊括包括例如鰭型場效晶體管及/或傳輸門電路等各種不同類型的電路及裝置。另外，本文所用用語“傳輸門電路”可包括傳輸門電路自身或者對于更復雜的設計包括利用傳輸門作為構建區塊的更復雜的電路設計。