[發明專利]基于FinFET晶體管的電流模RM或非-異或單元電路

有效

• 申請號: 201710259212.5
• 申請日: 2017-04-20
• 公開（公告）號: CN107222204B
• 公開（公告）日: 2020-07-24
• 發明（設計）人: 胡建平;熊陽;楊廷鋒;汪佳峰
• 申請（專利權）人: 寧波大學
• 主分類號: H03K19/20
• 分類號: H03K19/20
• 代理公司: 寧波奧圣專利代理事務所(普通合伙) 33226
• 代理人: 方小惠

本發明公開了一種基于FinFET晶體管的電流模RM或非?異或單元電路，第一P型FinFET管、第二P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管和第七N型FinFET管，第一P型FinFET管和第二P型FinFET管分別為低閾值P型FinFET管，第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管和第七N型FinFET管為低閾值N型FinFET管，第六N型FinFET管為高閾值N型FinFET管；優點是在具有正確的邏輯功能的基礎上，電路面積、延時、功耗和功耗延時積均較小。

技術領域

本發明涉及一種RM邏輯或非-異或單元電路，尤其是涉及一種基于FinFET晶體管的電流模RM或非-異或單元電路。

背景技術

基本門電路是數字電路中最基本的邏輯單元，異或、同或門電路是基本邏輯電路不可缺少的一部分。電流模邏輯電路具有工作頻率高、功耗低、抗干擾能力強等特點，但傳統的CMOS電流模邏輯還是面臨著晶體管數量多、功耗大和設計復雜的問題。隨著VLSI技術的不斷進步，數字系統的運行速度和功耗要求不斷提高，對基本邏輯單元的性能要求也更加苛刻，要求基本邏輯單元應該具有更低的功耗和更小的延時。

當普通CMOS晶體管的尺寸縮小到20nm以下時，器件的漏電流會急劇增大，電路會產生較大的漏功耗。并且，電路短溝道效應變得更加明顯，器件變得相當不穩定，極大地限制了電路性能的提高。FinFET管(鰭式場效晶體管，Fin Field-Effect Transistor)是一種新的互補式金氧半導體(CMOS)晶體管為一種新型的3D晶體管，FinFET管的溝道采用零摻雜或是低摻雜，溝道被柵三面包圍。這種特殊的三維立體結構，增強了柵對溝道的控制能力，極大地抑制了器件的短溝道效應，減小了漏電流。FinFET管具有功耗低，面積小的優點，已經成為接替普通CMOS器件，延續摩爾定律的優良器件之一。電流模邏輯電路的功耗與操作頻率無關，且DRCML(Dual-Rail Current Mode Logic)電路具有門拓撲結構一致性的特點，可通過改變輸入信號，執行不同的邏輯功能，這增加了對電路單元面積和時序可預測性，避免了為轉換邏輯功能而發生的布爾運算。數字電路可以基于“或/異或”“與/同或”等運算集為基礎的Reed-Muller(RM)邏輯來實現。研究表明，RM邏輯電路在實現成本、系統可測試性、電路性能改善(例如面積、速度、功耗等)等方面較TB邏輯更具優勢。

現有的基于CMOS晶體管的電流模RM或非-異或單元電路的電路圖如圖1所示。該RM邏輯電路由11個CMOS管(P1、P2、N1、N2、N3、N4、N5、N6、N7、N8、N9)和運算放大器F1組成。該RM邏輯未避免下拉網絡中CMOS管的串聯，造成了三層邏輯，串聯的CMOS管將導致電源至地的棧高度過長，為了使電路能正常工作，需要相應提高電路的工作電源，這樣功耗就隨之增大，同時電路使用的晶體管數目較多，由此導致電路面積、延時和功耗延時積均較大。

鑒此，設計一種具有正確的邏輯功能的基礎上，電路面積、延時、功耗和功耗延時積均較小的基于FinFET晶體管的電流模RM或非-異或單元電路具有重要意義。

發明內容

本發明所要解決的技術問題是提供一種在具有正確的邏輯功能的基礎上，電路面積、延時、功耗和功耗延時積均較小的基于FinFET晶體管的電流模RM或非-異或單元電路。