[發明專利]一種基于FinFET器件的一位全加器

在審

• 申請號: 201710253939.2
• 申請日: 2017-04-18
• 公開（公告）號: CN107222201A
• 公開（公告）日: 2017-09-29
• 發明（設計）人: 胡建平;朱昊天;柏文敬
• 申請（專利權）人: 寧波大學
• 主分類號: H03K19/20
• 分類號: H03K19/20;G06F7/501
• 代理公司: 寧波奧圣專利代理事務所(普通合伙)33226
• 代理人: 方小惠

技術領域

本發明涉及一種一位全加器，尤其是涉及一種基于FinFET器件的一位全加器。

背景技術

近幾十年來，便攜式電子設備在消費電子、醫學設備及工業儀器等領域的應用日益廣泛，集成電路作為便攜式電子設備中的核心部分得到了飛速發展。全加器作為電子系統的基本運算單元，在高性能微處理器、DSP芯片等VLSI系統中有著廣泛的應用。一位全加器運算常常處于高性能處理器系統部件的關鍵路徑中，尤其是在算術邏輯單元中一位全加器的運算性能對處理器的性能起著非常關鍵的作用。隨著微處理器的運算速度越來越快，對快速一位全加器的需求也越來越高。其速度、功耗以及面積等指標將直接影響到整個集成電路的整體性能。

延時和功耗-延時積是體現一位全加器性能的主要因素，優化這兩個因素可以優化全加器的性能從而提高整體系統的性能，其中，功耗-延時積為功耗和延時的乘積，單位為焦耳，因此功耗-延時積是能量的衡量，可以作為一個開關器件性能的度量。加法單元可以用靜態門或者動態門實現，靜態門的優點是對噪聲具有穩定性。這使得設計過程非常容易并且適合于設計的高度自動化。顯然，這是最適合于一般要求的邏輯設計類型。FinFET管(鰭式場效晶體管，Fin Field-Effect Transistor)是一種新的互補式金氧半導體(CMOS)晶體管，具有功耗低，面積小的優點，提供比CMOS電路更靈活的電路結構和優化設計空間，目前已用于一位全加器的設計。

現有的傳統靜態互補一位全加器的電路圖如圖1所示，該傳統靜態互補一位全加器不僅所需FinFET管數量較多，且在信號跳變時會有電源到地的通路產生，由此短路功耗較大，導致總功耗較大，這不利于低功耗設計，且也會導致電路中會出現大量的串、并聯等級聯結構，如圖1中灰色圓虛線框所示，嚴重增加輸出信號的延時，以致產生較大的功耗延時積(PDP)。在現有的工藝庫中，傳統基本門都是以CMOS器件為基本單元構建的。類似DC(Design Compiler)這種商業EDA工具利用現有工藝庫設計的一位全加器的電路如圖2所示，該一位全加器包含較多的基本門，且也有類似傳統靜態一位全加器的串并聯問題，即圖2灰色圓虛線框所示，較對應的利用分柵FinFET器件構建的全加器電路，在電路性能方面，即延時、功耗和PDP方面，也可能不再是最優。

鑒此，設計一種在不影響電路性能的情況下，電路面積、延時、功耗和功耗延時積均較小的基于FinFET器件的一位全加器具有重要意義。

發明內容

本發明所要解決的技術問題是提供一種在不影響電路性能的情況下，電路面積、延時、功耗和功耗延時積均較小的基于FinFET器件的一位全加器。