[發明專利]一種制備雙面和多層電路的電鍍剝離工藝

在審

• 申請號: 201710247628.5
• 申請日: 2017-04-17
• 公開（公告）號: CN107105578A
• 公開（公告）日: 2017-08-29
• 發明（設計）人: 常煜;楊振國
• 申請（專利權）人: 復旦大學
• 主分類號: H05K3/20
• 分類號: H05K3/20;H05K3/46
• 代理公司: 上海正旦專利代理有限公司31200
• 代理人: 張磊

技術領域

本發明屬于電路制造領域，具體為一種制備雙面和多層電路的電鍍剝離工藝。

背景技術

傳統的電路制備，包括印制電路板，柔性印制電路板，電子標簽，IC載板，傳感器電路等多使用的是基于金屬刻蝕的減成工藝制備，減成工藝的具體步驟大致為：在覆金屬基材的表面涂覆感光涂層或貼覆感光干膜，并在光掩膜版的覆蓋下進行選擇性曝光，顯影，暴露出金屬箔非線路圖形部位，再通過刻蝕的方式除去暴露部位的金屬，最后將線路部分上的感光涂層或干膜除去，得到所需的電路。但是這種傳統的減成法工藝存在諸多的問題。刻蝕金屬產生大量含有重金屬的廢液，隨意排放會嚴重污染環境，廢液的處理成本也隨著環保要求的提升而越來越高。金屬箔的蝕刻過程中存在側蝕問題，導致電路的線寬受到限制，50微米以下線路的制備難度很大。

印制電路的加成工藝作為減成工藝的一種補充，已經得到了多年的發展。常用的幾種加成工藝，包括半加成法工藝，印刷導電漿料、印刷導電油墨、選擇性化學鍍等方法已經得到應用。半加成法工藝即圖形電鍍工藝，減少了刻蝕廢液的產生，同時緩解了側蝕的問題，現在已經用于高精度電路的制備當中。但是半加成法存在電路粘附力差，電流密度難以均勻，部分側蝕現象仍然存在等問題，導致良率較低。印刷導電漿料和油墨的方法完全避免了金屬箔的刻蝕，最為環保，但是印刷導電漿料和油墨制備電路存在電性能差，印刷精度低等問題，無法替代純金屬電路。選擇性化學鍍，有些人也稱為全加成法，避免了金屬箔的刻蝕，不存在側蝕問題，但是化學鍍沉積金屬導線存在粘附力差，沉積速率低，化學鍍廢液處理困難等問題，短時間來看無法對減成工藝形成挑戰。

雙面電路和多層電路具有不止一層電路圖形，不同層之間的電路圖形通過金屬化的通孔，盲孔和埋孔進行導通，其應用范圍遠超過單面電路。制備雙面和多層電路的傳統工藝分為導電圖形的制備和孔的金屬化，導電圖形的制備和制備單面電路的減成工藝大致相同，而孔的金屬化則多是基于粗化、敏化、活化的鈀催化工藝，并施加后續電鍍工序以使鍍層達到所需厚度。在幾種加成工藝當中，半加成法可以直接制備雙面和多層電路，基于催化性基材的選擇性化學鍍法也可以直接制備雙面和多層電路，而其他基于印刷的加成工藝則無法直接制備雙面和多層電路。

在本申請中，提出了一種制備雙面和多層電路的電鍍剝離工藝，使用圖形電鍍的方法制備導電圖形，并通過剝離將導電圖形轉移到基材表面，并使用傳統的孔金屬化工藝以使層間電路導通。本工藝不需要使用刻蝕的方法得到線路，因此不存在線路側蝕的問題，可以制備極精細電路；所需刻蝕的金屬量極小，減少了廢液產生，降低了廢液處理的成本，適合于高精度的雙面和多層電路的制造。

發明內容

本發明的目的在于提供一種制備雙面和多層電路的加成工藝，稱為電鍍剝離工藝。本工藝不通過刻蝕制備線路，沒有線路側蝕的問題，具有低浪費，低污染，底線寬，線路電性能和粘附力優良的特點。

本發明提供了一種制備雙面和多層電路的電鍍剝離工藝，具體步驟如下：

（１）通過電鍍的方式在載體金屬箔表面沉積上一層10微米以下的薄金屬層；

（２）在薄金屬層表面使用常規方式制備抗電鍍掩膜，暴露出導電線路圖形部位；

（３）通過電鍍的方式，在薄金屬層表面暴露的導電線路圖形部位沉積上金屬導電線路；

（４）除去薄金屬層上抗電鍍掩膜；

（５）將步驟（4）得到的兩塊表面具有金屬導電線路的載體金屬箔粘合在電路基材雙面；

（６）將載體金屬箔從電路基材上剝離，薄金屬層及之上的金屬導電線路會粘附至電路基材雙面；

（７）在電路基材上鉆通孔，并通過常規的孔金屬化工藝使通孔導通，連接雙面的導電線路；

（８）將薄金屬層刻蝕，保留金屬導電線路及金屬化的通孔，得到雙面電路；

（９）在雙面電路的基礎上，將制備的雙面電路作為內層電路，與步驟（4）得到的表面具有金屬導電線路的載體金屬箔粘合在第二層電路基材雙面；

（10）將載體金屬箔剝離，薄金屬層及之上的金屬導電線路會粘附至第二層電路基材表面；

（11）在第二層電路基材上鉆通孔或盲孔，并通過常規的孔金屬化工藝使通孔、盲孔導通；

（12）將薄金屬層刻蝕，保留金屬導電線路及金屬化的通孔或埋孔，得到三層電路；

（13）重復步驟（9）-（12），得到更多層電路。

本發明中，步驟（1）中所用的載體金屬箔為鎳、銅、鈦、鉻、不銹鋼或黃銅箔中的一種。