[發(fā)明專利]一種時間交織模數(shù)轉(zhuǎn)換系統(tǒng)的數(shù)據(jù)緩存與重現(xiàn)系統(tǒng)

在審

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• 申請日: 2017-04-10
• 公開（公告）號: CN107124185A
• 公開（公告）日: 2017-09-01
• 發(fā)明（設(shè)計）人: 譚洪舟;蔡彬;李宇;劉崇慶;呂立鈞;農(nóng)革
• 申請（專利權(quán)）人: 中山大學(xué);廣東順德中山大學(xué)卡內(nèi)基梅隆大學(xué)國際聯(lián)合研究院
• 主分類號: H03M1/12
• 分類號: H03M1/12;H03M1/10
• 代理公司: 廣州粵高專利商標(biāo)代理有限公司44102
• 代理人: 林麗明

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)字信號處理領(lǐng)域，更具體地，涉及一種時間交織模數(shù)轉(zhuǎn)換系統(tǒng)的數(shù)據(jù)緩存與重現(xiàn)系統(tǒng)。

背景技術(shù)

隨著微電子技術(shù)的飛速發(fā)展，電路系統(tǒng)的集成度、復(fù)雜度不斷提高，同時對速度也提出了嚴(yán)苛的要求，在一些高端儀器儀表、醫(yī)療器械、雷達(dá)、通信等領(lǐng)域，模擬前端的數(shù)據(jù)采集速度需要幾Gsps甚至幾十Gsps。單片集成高速采樣技術(shù)由于存在內(nèi)部熱噪聲、孔徑抖動和渡越時間不確定等因素，面臨精度和速度相互制約的影響，而采用多通道時間交織模數(shù)轉(zhuǎn)換技術(shù)可以彌補(bǔ)這一缺陷。然而在高速時間交織模數(shù)轉(zhuǎn)換數(shù)據(jù)采集系統(tǒng)硬件實現(xiàn)過程中，驅(qū)動各通道ADC需要高精準(zhǔn)度的多相時鐘，這對數(shù)據(jù)的準(zhǔn)確接收與緩存起到至關(guān)重要的作用，時間相位偏移誤差(Time-Skew Error)直接影響到TIADC系統(tǒng)的性能，同時為了處理傳輸速度達(dá)到幾百MHz甚至幾GHz、傳輸帶寬從數(shù)GB/s到幾十GB/s的采樣結(jié)果，人們面臨信號處理數(shù)據(jù)量大、速度快、傳輸準(zhǔn)確率要求高等問題，所以如何對大容量高速數(shù)據(jù)流進(jìn)行高速緩存與處理成為高速數(shù)據(jù)采集系統(tǒng)設(shè)計的關(guān)鍵。

現(xiàn)階段對TIADC高速數(shù)據(jù)緩存的方法主要是以各通道ADC單元輸出的隨路時鐘作為數(shù)據(jù)緩沖單元的驅(qū)動時鐘，采用基于FPGA的DDR2/DDR3SDRAM雙緩沖乒乓結(jié)構(gòu)設(shè)計對數(shù)據(jù)進(jìn)行緩存，數(shù)據(jù)通過可編程邏輯單元校正、變換后(或者直接上傳PC機(jī))，并采用高速接口如PCIE、Ethernet以及USB3.0等進(jìn)行數(shù)據(jù)傳輸，通過人機(jī)交互接口獲取TIADC數(shù)據(jù)采樣系統(tǒng)的性能效果。然而這種方法對硬件資源要求高，設(shè)計方法難度相對較大，開發(fā)周期長，給系統(tǒng)設(shè)計者帶來很大挑戰(zhàn)。所以設(shè)計一種低成本、低復(fù)雜度的TIADC高速數(shù)據(jù)緩存與重現(xiàn)方案是非常有意義的。

發(fā)明內(nèi)容

本發(fā)明提供一種設(shè)計復(fù)雜度、加快開發(fā)進(jìn)度、降低硬件設(shè)計成本的時間交織模數(shù)轉(zhuǎn)換系統(tǒng)的數(shù)據(jù)緩存與重現(xiàn)系統(tǒng)。

為了達(dá)到上述技術(shù)效果，本發(fā)明的技術(shù)方案如下：

一種時間交織模數(shù)轉(zhuǎn)換系統(tǒng)的數(shù)據(jù)緩存與重現(xiàn)系統(tǒng)，包括順次連接的多通道ADC模塊、多相時鐘產(chǎn)生模塊、異步時鐘域數(shù)據(jù)處理模塊、數(shù)據(jù)重排序與聯(lián)合模塊、校正模塊和數(shù)據(jù)發(fā)送存儲器模塊；

多相時鐘產(chǎn)生模塊驅(qū)動多通道ADC模塊接收數(shù)據(jù)，異步時鐘域數(shù)據(jù)處理模塊對多通道ADC模塊接收的數(shù)據(jù)進(jìn)行數(shù)據(jù)處理，數(shù)據(jù)重排序與聯(lián)合模塊對處理后的數(shù)據(jù)進(jìn)行重排序，校正模塊對重排序后的數(shù)據(jù)進(jìn)行通道失配誤差校正與補(bǔ)償，數(shù)據(jù)發(fā)送存儲器模塊對校正與補(bǔ)償后的數(shù)據(jù)進(jìn)行存儲與對外發(fā)送。本發(fā)明中，采用結(jié)構(gòu)簡單、穩(wěn)定性好的PLL技術(shù)以及結(jié)合可編程延遲電路產(chǎn)生高精度、低抖動的多相時鐘，以驅(qū)動時間交織模數(shù)轉(zhuǎn)換系統(tǒng)各通道ADC單元，同時啟用各通道ADC的數(shù)據(jù)同步功能，產(chǎn)生的隨路時鐘與多相驅(qū)動時鐘同步，也成等間隔相位差，為把數(shù)據(jù)能順序地寫入存儲器提供先決要求。

進(jìn)一步地，所述多相時鐘產(chǎn)生模塊驅(qū)動多通道ADC模塊中的各ADC單元，同時啟用各通道ADC的數(shù)據(jù)同步功能，產(chǎn)生的隨路時鐘與多相驅(qū)動時鐘同步，也成等間隔相位差。本發(fā)明中，選取任意通道，如通道4的ADC隨路時鐘作為數(shù)據(jù)緩存的觸發(fā)條件，發(fā)出寫請求信號，通過通道1，2，3的隨路時鐘對該寫請求信號作同步處理，由要點1，根據(jù)隨路時鐘存在的相位差，可確定ADC數(shù)據(jù)寫入存儲器的順序為ADC1，ADC2，ADC3，ADC4。

進(jìn)一步地，所述異步時鐘域數(shù)據(jù)處理模塊采用異步FIFO緩沖方式，通過改變數(shù)據(jù)總線的寬度達(dá)到數(shù)據(jù)降頻，實現(xiàn)后級補(bǔ)償?shù)倪壿嫊r序要求，提供充分的建立時間與保持時間，對輸入FIFO的數(shù)據(jù)進(jìn)行降頻處理。本發(fā)明中，為實現(xiàn)異步時鐘域的ADC采樣數(shù)據(jù)接收，系統(tǒng)采用異步FIFO緩沖方式，由于FIFO輸入、輸出具有相互獨立的時鐘線和數(shù)據(jù)總線的特點，通過改變數(shù)據(jù)總線的寬度達(dá)到數(shù)據(jù)降頻的目的，為順利實現(xiàn)后級補(bǔ)償算法的邏輯時序要求，提供充分的建立時間與保持時間，對輸入FIFO的數(shù)據(jù)進(jìn)行降頻處理。

進(jìn)一步地，所述數(shù)據(jù)重排序與聯(lián)合模塊對輸入數(shù)據(jù)速率進(jìn)行4倍降頻處理，輸入FIFO的數(shù)據(jù)在62.5MHz時鐘信號下進(jìn)行讀處理，根據(jù)數(shù)據(jù)寫入FIFO的先后順序進(jìn)行重排序。本發(fā)明中，選擇對輸入數(shù)據(jù)速率進(jìn)行4倍降頻處理，但又不限于4倍。輸入FIFO的數(shù)據(jù)在62.5MHz時鐘信號下進(jìn)行讀處理，根據(jù)數(shù)據(jù)寫入FIFO的先后順序進(jìn)行重排序。