[發明專利]一種時間交織模數轉換系統的數據緩存與重現系統

在審

• 申請號: 201710247186.4
• 申請日: 2017-04-10
• 公開（公告）號: CN107124185A
• 公開（公告）日: 2017-09-01
• 發明（設計）人: 譚洪舟;蔡彬;李宇;劉崇慶;呂立鈞;農革
• 申請（專利權）人: 中山大學;廣東順德中山大學卡內基梅隆大學國際聯合研究院
• 主分類號: H03M1/12
• 分類號: H03M1/12;H03M1/10
• 代理公司: 廣州粵高專利商標代理有限公司44102
• 代理人: 林麗明

1.一種時間交織模數轉換系統的數據緩存與重現系統，其特征在于，包括順次連接的多通道ADC模塊、多相時鐘產生模塊、異步時鐘域數據處理模塊、數據重排序與聯合模塊、校正模塊和數據發送存儲器模塊；

多相時鐘產生模塊驅動多通道ADC模塊接收數據，異步時鐘域數據處理模塊對多通道ADC模塊接收的數據進行數據處理，數據重排序與聯合模塊對處理后的數據進行重排序，校正模塊對重排序后的數據進行通道失配誤差校正與補償，數據發送存儲器模塊對校正與補償后的數據進行存儲與對外發送。

2.根據權利要求1所述的時間交織模數轉換系統的數據緩存與重現系統，其特征在于，所述多相時鐘產生模塊驅動多通道ADC模塊中的各ADC單元，同時啟用各通道ADC的數據同步功能，產生的隨路時鐘與多相驅動時鐘同步，也成等間隔相位差。

3.根據權利要求2所述的時間交織模數轉換系統的數據緩存與重現系統，其特征在于，所述異步時鐘域數據處理模塊采用異步FIFO緩沖方式，通過改變數據總線的寬度達到數據降頻，實現后級補償的邏輯時序要求，提供充分的建立時間與保持時間，對輸入FIFO的數據進行降頻處理。

4.根據權利要求3所述的時間交織模數轉換系統的數據緩存與重現系統，其特征在于，所述數據重排序與聯合模塊對輸入數據速率進行4倍降頻處理，輸入FIFO的數據在62.5MHz時鐘信號下進行讀處理，根據數據寫入FIFO的先后順序進行重排序。

5.根據權利要求4所述的時間交織模數轉換系統的數據緩存與重現系統，其特征在于，所述校正模塊內設置了兩級由嵌入式RAM、校正通道構成的乒乓雙緩沖流水線結構來提高數據處理效率。