[發明專利]模擬多端口方法及模擬多端口記憶體

有效

• 申請號: 201710241316.3
• 申請日: 2017-04-13
• 公開（公告）號: CN107123438B
• 公開（公告）日: 2020-05-08
• 發明（設計）人: 林興武
• 申請（專利權）人: 建榮半導體（深圳）有限公司
• 主分類號: G11C8/08
• 分類號: G11C8/08;G11C8/10;G11C8/16
• 代理公司: 深圳市六加知識產權代理有限公司 44372
• 代理人: 宋建平

本發明實施例提供模擬多端口方法及其記憶體。所述記憶體包括：數據輸入輸出端口、記憶體控制器、讀寫模塊、行解碼模塊、N個存儲區塊，導通信號引導系統以及交換網。所述行解碼模塊包括行解碼器1至行解碼器Q的Q個行解碼器；所述行解碼器與第n存儲區塊的對應的地址線連接；所述行解碼模塊在所述記憶體控制器的配置下，令對應的行解碼器輸出導通信號，所述導通信號輸出至所述第n存儲區塊的地址線；所述導通信號引導系統用于將所述導通信號引導至除第n存儲區塊外，其余各個存儲區塊對應的地址線。所述交換網通過所述讀寫模塊與N個存儲區塊連接，根據預定規則匹配所述存儲區塊及數據輸入輸出端口。

技術領域

本發明涉及存儲設備技術領域，特別是涉及模擬多端口方法及模擬多端口記憶體。

背景技術

一般的，可以將記憶體分為單端口和多端口兩種。單端口記憶體每次操作只可以輸入一個地址，讀取或寫入該地址的數據。多端口記憶體每次操作則可以輸入多個任意地址信號，任意讀取或者寫入對應地址信號的數據。

現有半導體IP供應商一般只提供單端口或者雙端口靜態記憶體SRAM的記憶體產生器。基于單端口或者多端口的記憶體可以隨意產生不同大小的記憶體。

例如，圖1為現有技術中慣常使用的單端口SRAM的6T bitcell(存儲單元)的電路原理圖。如圖1所示，該單端口存儲單元由2個P型管和4個N型管組成，WL為選擇線。在WL為1時，可以導通M5和M6，從而令該存儲單元導通。BL和BLB為一對差分數據信號線，連接到讀寫模塊。一般在寫入或讀取前，同時初始化成高電平，再根據讀取或寫入數據再做差分。在一個時鐘周期內，該單端口存儲單元只能執行寫入或者讀取一個操作。

圖2為現有技術中慣常使用的雙端口SRAM的8T bitcell(存儲單元)的電路原理圖。如圖2所示，該雙端口存儲單元相較于圖1，增加了M7和M8開關管，具有2個選擇線WL1和WL2以及兩對差分數據信號線(BL1、BL2、BLB1、BLB2)。該雙端口存儲單元能夠在一個時鐘周期內同時執行2個讀寫操作。

在一些應用場合中，如圖像處理、視頻信號處理、通信等領域，需要從記憶體中連續讀寫多個地址的數據。例如，處理器(CPU)從主程序記憶體讀取指令時一般會連續讀取多個指令存入內部的高度緩存器(cache),然后在逐個從cache中讀出并執行。或者是在信號處理過程中，從記憶體的某個地址K開始，連續的讀取N個數據(K、K+1直至K+N-1)進行處理。

為滿足上述應用場景，慣常的解決方法是使用單端口記憶體，并在若干個時鐘周期內，連續對單端口記憶體執行多次讀寫操作，從而完成對記憶體內多個地址的數據的讀寫操作。

在實現本發明過程中，發明人發現相關技術存在以下問題：現有的單端口記憶體，每次讀寫一個地址的數據均需要進行一次讀寫操作。由此，在進行多個連續的數據地址的讀寫操作時，功耗較高，而且數據讀寫時延較長。而采用更多端口的記憶體雖然可以減少讀寫操作所需的時鐘周期和功耗，但會導致芯片面積顯著增加。

發明內容

本發明實施例提供模擬多端口方法及模擬多端口記憶體，能夠解決現有技術中單端口記憶體讀寫數據功耗較高、時延長的問題。