[發明專利]一種半導體器件及其制造方法和電子裝置

有效

• 申請號: 201710240139.7
• 申請日: 2017-04-13
• 公開（公告）號: CN108735670B
• 公開（公告）日: 2021-06-04
• 發明（設計）人: 李勇
• 申請（專利權）人: 中芯國際集成電路制造（北京）有限公司;中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明提供一種半導體器件及其制造方法和電子裝置，所述方法包括：提供半導體襯底，所述半導體襯底包括核心區和輸入輸出區，在所述核心區的所述半導體襯底上設置有第一鰭片，在所述輸入輸出區的所述半導體襯底上設置有第二鰭片；在所述第一鰭片和所述第二鰭片露出的表面上形成第一厚度的柵極介電層；形成橫跨所述第一鰭片和所述第二鰭片的偽柵極材料層；形成圖案化的掩膜層，以覆蓋所述輸入輸出區內的所述偽柵極材料層；以所述圖案化的掩膜層為掩膜，蝕刻去除所述核心區內的所述偽柵極材料層，保留所述偽柵極材料層位于所述輸入輸出區內的部分；去除所述圖案化的掩膜層。

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件及其制造方法和電子裝置。

背景技術

隨著半導體技術的不斷發展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現的。目前，由于在追求高器件密度、高性能和低成本中半導體工業已經進步到納米技術工藝節點，半導體器件的制備受到各種物理極限的限制。

隨著CMOS器件尺寸的不斷縮小，來自制造和設計方面的挑戰促使了三維設計如鰭片場效應晶體管(FinFET)的發展。相對于現有的平面晶體管，FinFET是用于20nm及以下工藝節點的先進半導體器件，其可以有效控制器件按比例縮小所導致的難以克服的短溝道效應，還可以有效提高在襯底上形成的晶體管陣列的密度，同時，FinFET中的柵極環繞鰭片(鰭形溝道)設置，因此能從三個面來控制靜電，在靜電控制方面的性能也更突出。

對于后高k工藝，通常先形成柵極介電層，再在柵極介電層上形成偽柵極材料層多晶硅，再形成源漏極等之后，再通常將偽柵極材料層多晶硅全部去除，以露出形成在核心區和輸入輸出區內的全部柵極介電層，而由于在核心區和輸入輸出區對于柵極介電層的要求不同，因此需要將核心區的柵極介電層(例如氧化物)去除，而保留輸入輸出區的柵極介電層，常規做法是先在輸入輸出區內的柵極介電層上形成圖案化的光刻膠層，以阻擋對輸入輸出區的柵極介電層的蝕刻，暴露核心區器件，再利用刻蝕工藝去除核心區內的厚的柵極介電層(例如柵極氧化層)，然后將光刻膠去除，再在核心區熱氧化形成柵極介電層。

但是在光刻膠去除過程中，如果使用灰化的方法和/或濕法去除的方法去除光刻膠層，則灰化的方法將會對IO區預定保留的柵極介電層造成等離子損傷，而如果使用濕法方法去除光刻膠，通常使用SPM溶液，SPM溶液很容易導致柵極介電層上的氮氧化物的過蝕刻，導致柵極介電層的大量損失，使的IO區的柵極介電層厚度的均一性難以控制，進而對器件的可靠性和柵極漏電流造成負面影響。

因此，為了解決上述技術問題，本發明提供一種半導體器件的制造方法。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

針對現有技術的不足，本發明提供一種半導體器件的制造方法，所述方法包括：

提供半導體襯底，所述半導體襯底包括核心區和輸入輸出區，在所述核心區的所述半導體襯底上設置有第一鰭片，在所述輸入輸出區的所述半導體襯底上設置有第二鰭片；

在所述第一鰭片和所述第二鰭片露出的表面上形成第一厚度的柵極介電層；

形成橫跨所述第一鰭片和所述第二鰭片的偽柵極材料層；

形成圖案化的掩膜層，以覆蓋所述輸入輸出區內的所述偽柵極材料層；

以所述圖案化的掩膜層為掩膜，蝕刻去除所述核心區內的所述偽柵極材料層，保留所述偽柵極材料層位于所述輸入輸出區內的部分；

去除所述圖案化的掩膜層。