[發明專利]存儲器以及執行經錯誤訂正編碼處理的存儲器的讀取方法

有效

• 申請號: 201710238903.7
• 申請日: 2017-04-13
• 公開（公告）號: CN107305788B
• 公開（公告）日: 2020-07-03
• 發明（設計）人: 黃科穎
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: G11C16/34
• 分類號: G11C16/34;G11C16/26
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 王濤;賈磊

1.一種半導體存儲器，其特征在于，包含：

一快閃存儲器陣列；

多個感測放大器，耦接于所述快閃存儲器陣列；

多個快速存儲器元件，耦接于所述感測放大器；

一錯誤訂正編碼電路，耦接于所述快速存儲器元件；

至少一第一虛設快閃存儲器單元，其是關聯于所述快閃存儲器陣列；

至少一第一虛設感測放大器，耦接于所述第一虛設快閃存儲器單元；

一驅動器，包含：

一第一輸入端，耦接于所述第一虛設感測放大器；以及

一輸出端，耦接于所述快速存儲器元件，以提供一數據閂鎖信號至所述快速存儲器元件；以及

一存儲器控制器，耦接于所述快閃存儲器陣列、所述感測放大器、所述第一虛設感測放大器以及所述錯誤訂正編碼電路，并且所述存儲器控制器包含多個邏輯元件以及存儲器元件，用以執行以下的功能：

在一額定電壓以及一第一頻率條件下，于一預定時脈總數目的期間執行一感測操作以及接續的一錯誤訂正編碼操作，且分配給所述感測操作以及分配給所述錯誤訂正編碼操作的兩時脈數目之間具有一第一比例關系；

在高于所述額定電壓的一高電壓以及大于所述第一頻率的一第二頻率條件下，于所述預定時脈總數目的期間執行所述感測操作以及接續的所述錯誤訂正編碼操作，并且分配給所述感測操作以及分配給所述錯誤訂正編碼操作的兩時脈數目之間具有一第二比例關系，所述第二比例關系小于所述第一比例關系；以及

在低于所述額定電壓的一低電壓以及小于所述第一頻率的一第三頻率的條件下，于所述預定時脈總數目的期間執行所述感測操作以及接續的所述錯誤訂正編碼操作，并且分配給所述感測操作以及分配給所述錯誤訂正編碼操作的兩時脈數目之間具有一第三比例關系，且所述第三比例關系大于所述第一比例關系。

2.如權利要求1所述的半導體存儲器，其特征在于，所述快閃存儲器陣列包含一或非型快閃存儲器陣列。

3.如權利要求1所述的半導體存儲器，其特征在于，所述快閃存儲器陣列包含一與非型快閃存儲器陣列。

4.如權利要求1所述的半導體存儲器，其特征在于，所述預定時脈總數目為9，所述第一比例關系為3.5，所述第二比例關系為1.0，且所述第三比例關系為4.2。

5.如權利要求1所述的半導體存儲器，其特征在于，另包含：

至少一第二虛設快閃存儲器單元，其是關聯于所述快閃存儲器陣列，所述第一虛設快閃存儲器單元為一讀零單元，并且所述第二虛設快閃存儲器單元為一讀一單元；以及

至少一第二虛設感測放大器，耦接于所述第二虛設快閃存儲器單元；

其中，所述驅動器具有一第二輸入端耦接于所述第二虛設感測放大器；

其中，所述存儲器控制器還耦接于所述第二虛設感測放大器。

6.如權利要求5所述的半導體存儲器，其特征在于，所述驅動器包含一邏輯電路，當收到來自所述第一虛設感測放大器以及所述第二虛設感測放大器的輸入時，所述邏輯電路產生一對互補的數據閂鎖信號。

7.如權利要求6所述的半導體存儲器，其特征在于，所述邏輯電路包括：

一第一反向器，耦接至所述第一虛設感測放大器；

一與門，包括一第一輸入端、一第二輸入端與一輸出端，所述與門的所述第一輸入端耦接至所述第一反向器，所述與門的所述第二輸入端耦接至所述第二虛設感測放大器，且所述與門的所述輸出端提供一對互補的所述數據閂鎖信號的其中一者至所述快速存儲器元件；及

一第二反向器，其輸入端耦接至所述與門的所述輸出端，且其輸出端提供一對互補的所述數據閂鎖信號的另一者至所述快速存儲器元件。

8.如權利要求6所述的半導體存儲器，其特征在于，當所述第一虛設感測放大器以及所述第二虛設感測放大器在感測時間上具有差值時，所述邏輯電路提供一對互補的所述數據閂鎖信號至所述快速存儲器元件。