[發(fā)明專利]解串行化電路及其操作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201710234740.5
• 申請(qǐng)日: 2017-04-12
• 公開（公告）號(hào): CN107306139B
• 公開（公告）日: 2022-05-13
• 發(fā)明（設(shè)計(jì)）人: 李紹宇
• 申請(qǐng)（專利權(quán)）人: 臺(tái)灣積體電路制造股份有限公司
• 主分類號(hào): H03M9/00
• 分類號(hào): H03M9/00
• 代理公司: 北京德恒律治知識(shí)產(chǎn)權(quán)代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種解串行化電路，包括：

時(shí)鐘生成電路，被配置為基于第一時(shí)鐘信號(hào)和控制信號(hào)生成相位時(shí)鐘信號(hào)組，所述相位時(shí)鐘信號(hào)組的各相位時(shí)鐘信號(hào)與所述相位時(shí)鐘信號(hào)組的相鄰相位時(shí)鐘信號(hào)的偏移量為一個(gè)相位值；

第一鎖存電路，被配置為基于所述相位時(shí)鐘信號(hào)組和輸入數(shù)據(jù)信號(hào)生成第一組數(shù)據(jù)信號(hào)；和

第二鎖存電路，被配置為基于所述相位時(shí)鐘信號(hào)組的第一相位時(shí)鐘信號(hào)和所述第一組數(shù)據(jù)信號(hào)生成第二組數(shù)據(jù)信號(hào)，所述第二組數(shù)據(jù)信號(hào)的各信號(hào)互相對(duì)準(zhǔn)，其中，所述第一時(shí)鐘信號(hào)是不連續(xù)的。

2.根據(jù)權(quán)利要求1所述的解串行化電路，其中，

所述輸入數(shù)據(jù)信號(hào)是具有多個(gè)記錄的數(shù)據(jù)序列；

所述第一組數(shù)據(jù)信號(hào)的各信號(hào)對(duì)應(yīng)于所述相位時(shí)鐘信號(hào)組的各相位時(shí)鐘信號(hào)和所述輸入數(shù)據(jù)信號(hào)的多個(gè)記錄的各記錄；

所述第二組數(shù)據(jù)信號(hào)的各信號(hào)對(duì)應(yīng)于所述第一組數(shù)據(jù)信號(hào)的各信號(hào)；且

所述相位時(shí)鐘信號(hào)組的各信號(hào)的周期大于所述輸入數(shù)據(jù)信號(hào)的周期。

3.根據(jù)權(quán)利要求1所述的解串行化電路，其中，

所述第一鎖存電路包括：

第一組觸發(fā)器；

所述第一組觸發(fā)器的各觸發(fā)器具有：

第一輸入端，被配置為接收所述輸入數(shù)據(jù)信號(hào)；

第二輸入端，被配置為接收所述相位時(shí)鐘信號(hào)組的對(duì)應(yīng)相位時(shí)鐘信號(hào)；和

第一輸出端，被配置為輸出所述第一組數(shù)據(jù)信號(hào)的對(duì)應(yīng)信號(hào)；且

所述第二鎖存電路包括：

第二組觸發(fā)器；

所述第二組觸發(fā)器的各觸發(fā)器對(duì)應(yīng)于所述第一組觸發(fā)器的各觸發(fā)器；

所述第二組觸發(fā)器的各觸發(fā)器具有：

第三輸入端，被配置為接收所述相位時(shí)鐘信號(hào)組的所述第一相位時(shí)鐘信號(hào)；

第四輸入端，耦接至所述第一組觸發(fā)器的各觸發(fā)器的對(duì)應(yīng)所述第一輸出端；

其中，所述第二組觸發(fā)器的各觸發(fā)器的所述第四輸入端被配置為接收所述第一組數(shù)據(jù)信號(hào)的對(duì)應(yīng)信號(hào)；和

第二輸出端，被配置為輸出所述第二組數(shù)據(jù)信號(hào)的對(duì)應(yīng)信號(hào)。

4.根據(jù)權(quán)利要求1所述的解串行化電路，其中，所述時(shí)鐘生成電路包括：

分頻電路，被配置為接收所述第一時(shí)鐘信號(hào)并生成第一組中間相位時(shí)鐘信號(hào)，所述第一組中間相位時(shí)鐘信號(hào)的頻率小于所述第一時(shí)鐘信號(hào)的頻率；

第一相位切換電路，被配置為接收所述第一組中間相位時(shí)鐘信號(hào)和所述控制信號(hào)，并生成切換信號(hào)組；和

第二相位切換電路，被配置為接收所述第一組中間相位時(shí)鐘信號(hào)和所述切換信號(hào)組，并生成所述相位時(shí)鐘信號(hào)組。

5.根據(jù)權(quán)利要求4所述的解串行化電路，其中，所述分頻電路包括：

第一觸發(fā)器，具有第一輸入端、第二輸入端、第一輸出端和第二輸出端，所述第一觸發(fā)器的第一輸入端被配置為接收所述第一時(shí)鐘信號(hào)，所述第一觸發(fā)器的第二輸入端耦接至所述第一觸發(fā)器的第二輸出端，所述第一觸發(fā)器的第一輸出端被配置為生成第一分頻時(shí)鐘信號(hào)，且所述第一觸發(fā)器的第二輸出端被配置為生成第二分頻時(shí)鐘信號(hào)；

第二觸發(fā)器，具有第一輸入端、第二輸入端、第一輸出端和第二輸出端，所述第二觸發(fā)器的第一輸入端耦接至所述第一觸發(fā)器的第一輸出端，所述

第二觸發(fā)器的第一輸入端被配置為接收所述第一分頻時(shí)鐘信號(hào)，所述第二觸發(fā)器的第二輸入端耦接至所述第二觸發(fā)器的第二輸出端，所述第二觸發(fā)器的第一輸出端被配置為生成第三分頻時(shí)鐘信號(hào)，且所述第二觸發(fā)器的第二輸出端被配置為生成第四分頻時(shí)鐘信號(hào)；和

第三觸發(fā)器，具有第一輸入端、第二輸入端、第一輸出端和第二輸出端，所述第三觸發(fā)器的第一輸入端耦接至所述第一觸發(fā)器的第二輸出端，所述第三觸發(fā)器的第一輸入端被配置為接收所述第二分頻時(shí)鐘信號(hào)，所述第三觸發(fā)器的第二輸入端耦接至所述第三觸發(fā)器的第二輸出端，所述第三觸發(fā)器的第一輸出端被配置為生成第五分頻時(shí)鐘信號(hào)，且所述第三觸發(fā)器的第二輸出端被配置為生成第六分頻時(shí)鐘信號(hào)，

其中，所述第三分頻時(shí)鐘信號(hào)、所述第四分頻時(shí)鐘信號(hào)、所述第五分頻時(shí)鐘信號(hào)和所述第六分頻時(shí)鐘信號(hào)屬于所述第一組中間相位時(shí)鐘信號(hào)。