[發明專利]半導體工藝方法

在審

• 申請號: 201710232837.2
• 申請日: 2017-04-11
• 公開（公告）號: CN107785322A
• 公開（公告）日: 2018-03-09
• 發明（設計）人: 王參群;陳亮吟
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092;H01L21/762
• 代理公司: 隆天知識產權代理有限公司72003
• 代理人: 馮志云,王芝艷

技術領域

本公開實施例涉及形成半導體裝置的隔離區域的結構及方法，且于特定實施例中涉及形成鰭式場效晶體管(fin field effect transistors，簡稱FinFET)的淺溝槽隔離(shallow trench isolation，簡稱STI)區的結構及方法。

背景技術

半導體工業因電子元件(例如晶體管、二極管、電阻及電容等等)集成密度的持續改進已經歷快速成長。此集成密度的改進大部分是來自不斷地降低最小特征尺寸而來，而可允許更多元件被集成于給定區域。

隨著晶體管尺寸下降，每一特征的尺寸也隨之下降。其中一種特征為用于主動區域之間以隔絕兩半導體裝置的STI，而另一特征為柵結構間的層間介電層(inter-layer dielectric，簡稱ILD)。降低特征尺寸通常會增加深寬比，這是因為開口的寬度減少，但深度通常與以前相同。用于填充較低深寬比開口(例如基板中的STI或柵結構間的ILD)的技術可能對于由技術改進造成的高深寬比(如8:1或更高)開口有著較差的填充結果。

改進填充的選擇之一為關于使用可流動的介電材料。如其名，可流動的介電材料可流動以填補間隙中的空洞。通常來說，加入數種化學物質于含硅的前驅物中以讓沉積后的膜可流動。于沉積可流動膜后固化之，隨后退火以去除添加的化學物質進而形成介電層(例如氧化硅)。可流動膜通常于高溫(例如大于1000℃)固化及退火以得到所欲的機械性質。在一些制造過程中因例如設計限制，于低溫下(例如介于300℃及700℃之間)固化及退火可流動膜。當固化于如此低溫時，可流動膜的機械性質(例如濕蝕刻速率(wet etch rate，簡稱WER))變差(例如有較快的濕蝕刻速率)，且當以后續工藝(如濕蝕刻工藝)凹蝕可流動膜時，可能會發生碟型化。

發明內容

本公開實施例包括一種半導體工藝方法，包含形成包含N型摻質的第一介電層于第一鰭之上，第一鰭延伸于一基板的第一區域之上，形成包括P型摻質的第二介電層于第一鰭及第二鰭之上，第二鰭延伸于基板的第二區域之上，第二介電層位于第一介電層上，及形成隔離層，介于相鄰的第一鰭之間，以及介于相鄰的第二鰭之間。此方法更加包括以第一摻質進行第一注入工藝，注入工藝改變隔離層的蝕刻速率，以及凹蝕隔離層、第一介電層及第二介電層，其中在凹蝕之后，第一鰭及第二鰭延伸于隔離層的上表面之上。

本公開實施例亦包括一種形成FinFET裝置的方法，包括形成PSG膜于基板的第一區域中的第一鰭上，形成BSG膜于PSG膜及基板的第二區域中的第二鰭上，形成介電層于基板中的第一區域及第二區域中及接鄰第一鰭及第二鰭，及注入摻質于介電層中，其中注入降低介電層的蝕刻速率。

本公開實施例亦包括一種半導體結構包括第一上鰭，于基板的PMOS區域中的第一長條半導體之上，第二上鰭，于基板的NMOS區域中的第二長條半導體之上，及多個STI區，于每一第一鰭及第二鰭的相反側，其中第一上鰭延伸于接近第一上鰭的第一STI區域的第一上表面之上，其中第二上鰭延伸于接近第二上鰭的第二STI區域的第二上表面之上。半導體結構也包括第一介電膜，介于第一STI區域及第一長條半導體之間，以及介于第二STI區域及第二長條半導體之間，第一介電膜與第二長條半導體接觸，以及一第二介電膜，介于第一長條半導體及第一介電層之間，第二介電層與第一長條半導體接觸。

附圖說明

以下將配合所附附圖詳述本公開的各面向。

圖1至圖11是根據一些實施例繪示的鰭式場效晶體管于各種制造階段中的剖面圖。

圖12至圖19是根據其他實施例繪示的鰭式場效晶體管于各種制造階段中的剖面圖。

圖20是根據一些實施例繪示以本公開的方法所形成的半導體裝置中摻質濃度的模擬結果。

圖21為根據本公開的一些實施例繪示的一種半導體制造方法的流程圖。

其中，附圖標記說明如下：

100～半導體基板

101～第一區域

103～第二區域

110～基板

113～溝槽

120、120A、120B～鰭式半導體

120A’、120B’～上鰭

121A、121B～長條半導體

122、122A、122B～墊氧化層

123～虛線

124、124A、124B～墊氮化層

124A_t、124B_t～上表面

126～凹槽