[發明專利]半導體結構及其形成方法

在審

• 申請號: 201710228370.4
• 申請日: 2017-04-10
• 公開（公告）號: CN108695375A
• 公開（公告）日: 2018-10-23
• 發明（設計）人: 李勇
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L21/336;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

一種半導體結構及其形成方法，方法包括：提供基底，包括用于形成核心器件的核心區以及用于形成周邊器件的周邊區；通過沉積工藝在基底上形成柵氧化層；在柵氧化層上形成偽柵電極層；在偽柵電極層露出的基底上形成層間介質層，層間介質層露出偽柵電極層頂部；去除偽柵電極層；去除核心區柵氧化層。在半導體結構的制造中，通常在形成柵氧化層之前對基底進行閾值電壓離子注入工藝，且形成柵氧化層的工藝通常為熱氧化工藝，本發明通過沉積工藝在基底上形成柵氧化層，相比熱氧化工藝，沉積工藝的工藝溫度較低，即熱預算較少，因此可以減少閾值電壓離子注入工藝后注入離子的流失，從而可以提高閾值電壓對閾值電壓離子注入工藝的敏感度。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小。為了適應特征尺寸的減小，MOSFET的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極對溝道的控制能力隨之變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthresholdleakage)現象，即所謂的短溝道效應(SCE：short-channel effects)更容易發生。

因此，為了更好的適應特征尺寸的減小，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應晶體管(FinFET)。FinFET中，柵極結構至少可以從兩側對超薄體(鰭部)進行控制，與平面MOSFET相比，柵極結構對溝道的控制能力更強，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，與現有集成電路制造具有更好的兼容性。

鰭式場效應管按照功能區分主要分為核心(Core)器件和周邊(I/O)器件(或稱為輸入/輸出器件)。通常情況下，周邊器件的工作電壓比核心器件的工作電壓大的多。為防止電擊穿等問題，當器件的工作電壓越大時，要求器件的柵介質層的厚度越厚，因此，周邊器件的柵介質層的厚度通常大于核心器件的柵介質層的厚度。

但是，現有技術形成的半導體結構的電學性能有待提高。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，優化半導體結構的電學性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供基底，所述基底包括用于形成核心器件的核心區、以及用于形成周邊器件的周邊區；通過沉積工藝，在所述基底上形成柵氧化層；在所述柵氧化層上形成偽柵電極層；在所述偽柵電極層露出的基底上形成層間介質層，所述層間介質層露出所述偽柵電極層頂部；去除所述偽柵電極層；去除所述偽柵電極層后，去除所述核心區的柵氧化層。

可選的，所述沉積工藝的步驟包括：采用原子層沉積法或高溫氧化物沉積法，在所述基底上形成第一氧化層；采用熱氧化法，在所述第一氧化層和所述基底之間形成第二氧化層；采用原子層沉積法或高溫氧化物沉積法，在所述第一氧化層上形成第三氧化層。

可選的，所述第一氧化層的厚度為至所述第二氧化層的厚度為至所述第三氧化層的厚度為至

可選的，采用原子層沉積法在所述基底上形成第一氧化層，所述第一氧化層的材料為氧化硅；形成所述第一氧化層的步驟中，所述原子層沉積法的參數包括：反應前驅體為含硅的前驅體，工藝溫度為80攝氏度至300攝氏度，壓強為0.1托至20托，沉積次數為1次至2次。

可選的，所述熱氧化法的工藝為原位蒸汽生成氧化工藝。

可選的，所述第二氧化層的材料為氧化硅，所述原位蒸汽生成氧化工藝的參數包括：反應氣體為O₂和H₂，O₂流量為1sccm至30sccm，H₂流量為1.5sccm至15sccm，工藝溫度為700攝氏度至1200攝氏度。