[發明專利]一種半導體結構及其制備方法

在審

• 申請號: 201710217084.8
• 申請日: 2017-04-05
• 公開（公告）號: CN106997880A
• 公開（公告）日: 2017-08-01
• 發明（設計）人: 黃賢國;游步東;呂政
• 申請（專利權）人: 矽力杰半導體技術（杭州）有限公司
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L21/8234
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體結構及其制備方法。

背景技術

現有工藝常用的電容主要有有源區的MOS電容和場區的PIP電容，MOS電容容值相對較高，但其缺點是容值會隨極板應用電壓發生變化，而PIP電容的容值隨其極板電壓的變化較小，精度相對較高，但其容值受其介電質厚度的限制很難做的很大。因此，如何實現MOS電容和PIP電容的集成要求，實現單位面積電容容值的提升且根據電路需要選擇其中的滿足設計要求的PIP電容或集成的容值高電容。然而，現有的集成電路中很難滿足電容集成需求，當集成大電容時會占用的芯片面積較大從而導致整個芯片的尺寸較大。

此外，在集成電路中，除了需要高單位面積容值的電容器件外，通常也需要高阻器件，多晶硅高阻是一種最廣泛的高阻應用，其阻值可通過多晶硅摻雜的調節實現大范圍的電阻率調節，從而滿足電阻阻值設計需求。然而，多晶硅電阻需要單獨的一層多晶硅層，且需要摻雜所以在集成電路設計中增加了設計成本。

綜上，需要提出一種集成高單位面積容值的電容器件同時兼容高阻值的多晶硅電阻的低成本的半導體器件及其制備方法。

發明內容

有鑒于此，本發明提出一種半導體結構及其制備方法，以滿足集成高單位面積容值的電容器件同時兼容高阻值的多晶硅電阻，從而簡化工藝，降低成本。

一種半導體結構，其特征在于，包括：

半導體襯底，

位于所述半導體襯底中的第一摻雜區，

位于所述半導體襯底表面的第一區域的隔離層，

位于所述半導體襯底表面的第二區域的第一介質層，

具有圖案化的第一多晶硅層，所述第一多晶硅層的第一部分位于所述第一介質層上，所述第一多晶硅層的第二部分位于所述隔離層上，所述多晶硅層的第一部分與第二部分為分離的兩部分，

其中，所述第一摻雜區用作第一電容的下極板，所述第一多晶硅層的第一部分用作所述第一電容的上極板，所述第一多晶硅層的第二部分用作多晶硅電阻。

優選地，所述的半導體結構還包括：

位于所述第一多晶硅的第一部分上的第二介質層，

位于所述第二介質層上的第二多晶硅層，

所述第一多晶硅層的第一部分還用作第二電容的下極板，所述第二多晶硅層用作所述第二電容的上極板。

優選地，所述的半導體結構還包括：

與所述第一摻雜區電連接的第一電極，

與所述第一多晶硅層的第一部分電連接的第二電極，

與所述第二多晶硅層電連接的第三電極，

分別與所述第一多晶硅層的第二部分的兩端電連接的第四電極和第五電極。

優選地，所述第一電容為MOS電容。

優選地，所述第一電極與第三電極電連接。

一種半導體結構的制備方法，其特征在于，包括：

在半導體襯底表面的第一區域上形成隔離層，

在所述半導體襯底表面依次形成第一介質層和第一多晶硅層，

圖案化所述第一多晶硅層，使得所述第一多晶硅層形成兩個彼此分離的第一部分和第二部分，且使得所述第一多晶硅層的第一部分位于所述半導體襯底表面的第二區域上的所述第一介質層上，所述第一多晶硅層的第二部分位于所述隔離層上，

在所述半導體襯底中形成第一摻雜區，

其中，所述第一摻雜區用作第一電容的下極板，所述第一多晶硅層的第一部分用作所述第一電容的上極板，所述第一多晶硅層的第二部分用作多晶硅電阻。

優選地，所述的制備方法還包括：

在所述第一多晶硅層的第一部分上形成第二介質層，

以及在所述第二介質層上形成第二多晶硅層，使得所述第一多晶硅層的第一部分還用作第二電容的下極板，所述第二多晶硅層用作所述第二電容的上極板。

優選地，所述的制備方法還包括：

形成與所述第一摻雜區電連接的第一電極，

形成與所述第一多晶硅層的第一部分電連接的第二電極，

形成與所述第二多晶硅層電連接的第三電極，

形成分別與所述第一多晶硅層的第二部分的兩端電連接的第四電極和第五電極。

優選地，所述的制備方法還包括：

在形成所述第一多晶硅層之后，且在圖案化所述第一多晶硅層之前，對所述第一多晶硅層進行離子注入工藝處理，以調節所述第一多晶硅層的摻雜濃度。

優選地，所述制備方法還包括：