[發明專利]處理器核心中的自測試

有效

• 申請號: 201710216193.8
• 申請日: 2017-04-01
• 公開（公告）號: CN107451019B
• 公開（公告）日: 2022-06-28
• 發明（設計）人: 巴拉吉·韋尼;考塞爾·雅各布·喬哈爾;馬爾科·博尼諾
• 申請（專利權）人: ARM有限公司
• 主分類號: G06F11/22
• 分類號: G06F11/22
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 林強

1.一種數據處理裝置，包括：

處理器核心電路，用于通過執行數據處理指令來執行數據處理操作；

自測試控制電路，用于使得所述處理器核心電路暫時從執行所述數據處理指令的第一狀態切換到執行自測試指令序列的第二狀態，然后在不需要重新啟動所述處理器核心電路的情況下返回執行所述數據處理指令的所述第一狀態；以及

自測試支持電路，其中所述處理器核心電路響應于所述自測試指令序列，來通過所述自測試支持電路將至少一個自測試數據條目導出到所述自測試控制電路，其中：

所述處理器核心電路包括存儲器事務緩沖電路，用于在存儲器事務請求被發出到存儲器系統之前臨時保存所述存儲器事務請求，

所述自測試支持電路包括存儲器事務請求指示電路，并且所述至少一個自測試數據條目包括由所述存儲器事務請求指示電路提供的至少一個存儲器事務請求指示，

所述自測試控制電路響應于接收所述至少一個存儲器事務請求指示，來維持存儲器事務請求計數，

所述自測試控制電路能夠將所述存儲器事務請求計數與預期存儲器事務請求計數進行比較，并且

所述自測試支持電路包括在所述存儲器事務緩沖電路之前的存儲器事務請求指示電路和在所述存儲器事務緩沖電路之后的存儲器事務請求指示電路，并且所述至少一個自測試數據條目包括來自所述存儲器事務緩沖電路之前的和之后的存儲器事務請求指示。

2.如權利要求1所述的裝置，其中，所述處理器核心電路能夠在返回執行所述數據處理指令的所述第一狀態之后，完成所述至少一個自測試數據條目的導出。

3.如權利要求1所述的裝置，其中，所述自測試支持電路包括從所述處理器核心電路到所述自測試控制電路的專用自測試數據路徑。

4.如權利要求1所述的裝置，其中，所述自測試支持電路包括指令類型指示電路，并且所述至少一個自測試數據條目包括由所述指令類型指示電路提供的至少一個指令類型指示，

其中所述自測試控制電路響應于接收所述至少一個指令類型指示，來維持指令類型計數，

并且其中所述自測試控制電路能夠將所述指令類型計數與預期指令類型計數進行比較。

5.如權利要求4所述的裝置，其中，所述處理器核心電路包括指令提取電路，并且所述指令類型指示電路被包括在所述指令提取電路之內。

6.如權利要求4所述的裝置，其中，所述處理器核心電路包括指令引退電路，并且所述指令類型指示電路被包括在指令引退電路之內。

7.如權利要求1所述的裝置，其中，所述自測試支持電路包括存儲器事務阻塞電路，用于根據來自所述自測試控制電路的阻塞信號阻止向所述存儲器系統發出所述存儲器事務請求。

8.如權利要求7所述的裝置，其中，所述自測試控制電路能夠斷言所述阻塞信號，直到從所述存儲器事務緩沖電路接收到所述存儲器事務緩沖電路是充滿的指示。

9.如權利要求8所述的裝置，其中，所述存儲器事務緩沖電路是充滿的指示包括指示何時所述存儲器事務請求計數達到預期存儲器事務請求計數的所述至少一個存儲器事務請求指示。

10.如權利要求8所述的裝置，其中，所述存儲器事務緩沖電路是充滿的指示包括由所述存儲器事務緩沖電路生成的緩沖器充滿信號。

11.如權利要求7所述的裝置，其中，所述自測試控制電路包括定時器電路，并且所述自測試控制電路響應于來自所述定時器電路的已逝時間段信號，來斷言超時錯誤信號。

12.如權利要求1所述的裝置，其中，所述自測試控制電路能夠使得所述處理器核心電路在返回所述第一狀態之前在執行所述自測試指令序列的所述第二狀態中操作預定時間段。