[發明專利]一種基于FPGA的64位異步乘法器

有效

• 申請號: 201710214226.5
• 申請日: 2017-04-01
• 公開（公告）號: CN107092462B
• 公開（公告）日: 2020-10-09
• 發明（設計）人: 何安平;吳盡昭;劉曉慶;馮廣博;郭慧波;熊菊霞;王娟
• 申請（專利權）人: 何安平
• 主分類號: G06F7/523
• 分類號: G06F7/523
• 代理公司: 北京科億知識產權代理事務所(普通合伙) 11350
• 代理人: 湯東鳳

本發明公開了一種基于FPGA的64位異步乘法器，該64位異步乘法器包括8*64位乘法器，選擇器MUX0，選擇器MUX1，選擇器MUX2，壓縮器，計數器Count0，計數器Count1，計數器Count2，若干寄存器，超前進位加法器CLA，以及控制單元，其中，控制單元，采用Click異步控制器組成的流水線，通過異步控制器的握手通訊來分析握手信號，并順序產生四組觸發信號；選擇器MUX0、選擇器MUX1、選擇器MUX2、壓縮器、計數器Count0、計數器Count1、計數器Count2、若干寄存器、超前進位加法器CLA根據四組觸發信號進行相應的數據傳遞、壓縮、累加運算、輸出等處理。本發明計算速度更快，能耗更低。

技術領域

本發明涉及一種基于現場可編程門陣列(FPGA)的64位異步乘法器。

背景技術

自上世紀70年代晶體管技術出現以后，同步設計幾乎成為數字系統的設計方法的代名詞。但當前的工藝已經趨向制造極限，12納米向7納米的轉變已經放緩，“極有可能首次背離摩爾定律”(John Gustafson，AMD首席設計師)。制造工藝的巨大進步所導致的時鐘歪斜、電源分布等問題，是同步設計方法的嚴峻挑戰，同步設計方法本身無法提供這些嚴峻問題的解決方案，只能大量采用GALS(全局異步和局部同步)設計方法，即采用了少量異步電路的多核技術，來緩解上述挑戰。

現代異步設計引入了基于微流水線設計方法，這種設計方法的核心是異步控制器電路，用于實現握手通訊協議和協調電路功能。相比時鐘方案，異步電路采用局部通信模式，以握手協議完成異步控制，不需要龐大的時鐘分布網絡，解決了時鐘扭曲的問題。異步電路空閑時幾乎沒有功耗，使整個系統的功耗得到有效控制。這種異步設計方法在低功耗、低電磁輻射、低散熱、模塊化等多個方面優勢明顯。

數字乘法器是一種二進制的算術邏輯單元，因為數字電路系統架構在布爾邏輯之上，所以需要一種將算術轉換成邏輯的機制，這種機制就是數字乘法器算法的本質。數字乘法器的算法已經比較成熟，最直觀的陣列算法，從乘數的低位開始，依次計算每一位與被乘數的乘積(部分積)，而后將部分積相加得到積，對于n位乘法器而言，需要n(n+1)個全加器和n²個“與”門，實現這種算法的乘法器計算速度慢，面積與功耗高。

Booth算法是一種廣泛采用的高效乘法器實現方法，這種方法首先計算被乘數與乘數各段的部分積，而后對其壓縮求和得到最終的積。其中部分積的產生和合并是關鍵，部分積的計算不僅影響計算速度，而且決定整個乘法器的規模。首先對Booth算法做了改進，采納了經典Booth算法移位、壓縮和求和的基本框架，取消了移位后做減法計算此乘數段部分積的辦法，而在移位過程中保留多個部分積，并對其多次壓縮后加法求積。這種改進增強了功能模塊內部的內聚性，減弱了模塊間的耦合關系，簡化了乘法器控制電路的實現。

但是，由于Booth算法將乘數等分為若干乘數段，乘法問題規約為各被乘數與乘數段的部分積之和。具體而言，在Booth算法中，可以根據乘數段的二進制數據特征，將各段同被乘數的乘法映射為等效的移位和減法運算來求得關于此乘數段的部分積，而后再進行多次相加求積，或者多次壓縮后單次相加求積，這種算法操作相對于改進型的算法速度較慢在速度上受到很大的限制，并且目前在數字設計中大多數采用的是同步電路的設計思路，同步時鐘方案，需要龐大的時鐘分布網絡，存在時鐘扭曲的等系列問題。

發明內容

本發明的目的在于提供一種運算更快、能耗更低的基于FPGA的64位異步乘法器。

本發明是這樣實現的，一種基于FPGA的64位異步乘法器，該64位異步乘法器包括8*64位乘法器，選擇器MUX0，選擇器MUX1，選擇器MUX2，壓縮器，計數器Count0，計數器Count1，計數器Count2，若干寄存器，超前進位加法器CLA，以及控制單元，其中：

所述控制單元，采用Click異步控制器組成的流水線，通過異步控制器的握手通訊來分析握手信號，并順序產生四組觸發信號；