[發明專利]一種基于FPGA的64位異步乘法器有效
| 申請號： | 201710214226.5 | 申請日： | 2017-04-01 |
| 公開（公告）號： | CN107092462B | 公開（公告）日： | 2020-10-09 |
| 發明（設計）人： | 何安平;吳盡昭;劉曉慶;馮廣博;郭慧波;熊菊霞;王娟 | 申請（專利權）人： | 何安平 |
| 主分類號： | G06F7/523 | 分類號： | G06F7/523 |
| 代理公司： | 北京科億知識產權代理事務所(普通合伙) 11350 | 代理人： | 湯東鳳 |
| 地址： | 730000 甘肅*** | 國省代碼： | 甘肅;62 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 基于 fpga 64 異步 乘法器 | ||
1.一種基于FPGA的64位異步乘法器，其特征在于，該64位異步乘法器包括8*64位乘法器，選擇器MUX0，選擇器MUX1，選擇器MUX2，壓縮器，計數器Count0，計數器Count1，計數器Count2，若干寄存器，超前進位加法器CLA，以及控制單元，其中，
所述控制單元，采用Click異步控制器組成的流水線，通過異步控制電路的握手通訊協議來分析握手信號，并順序產生四組觸發信號；
所述計數器Count0，用于在接收到控制單元的第一組觸發信號后，控制選擇器MUX0對輸入信號在8*64位乘法器中進行運算，運算值分別存到8個寄存器中；
所述寄存器，用于存儲著上級8*64位乘法器的輸出值，在接收到控制單元的第二組觸發信號后，將8*64位乘法器的輸出值繼續往下傳遞；
所述計數器Count1，用于在接收到控制單元的第三組觸發信號后，通過選擇器MUX1，進一步控制8個寄存器中的數，按照設定次序在壓縮器中進行壓縮運算；
所述計數器Count2，用于在接收到第四組觸發信號后，控制選擇器MUX2選擇上級壓縮器輸出值，并根據判斷結果將輸出值進行回調到上級壓縮器中繼續與8寄存器數據壓縮，或者將輸出值傳遞到超前進位加法器CLA中；
所述超前進位加法器CLA對接收到的輸出值進行相加運算并將結果輸出。
2.如權利要求1所述的基于FPGA的64位異步乘法器，其特征在于，在所述計數器Count0中，所述8*64位乘法器的輸入信號為64位數的輸入信號A、8位數的輸入信號B。
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