[發明專利]數字多道脈沖幅度分析器的硬件電路設計

在審

• 申請號: 201710206743.8
• 申請日: 2017-03-31
• 公開（公告）號: CN107817513A
• 公開（公告）日: 2018-03-20
• 發明（設計）人: 應剛;李勝輝;黃沖
• 申請（專利權）人: 江蘇天瑞儀器股份有限公司
• 主分類號: G01T1/36
• 分類號: G01T1/36
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明屬于硬件電路設計領域，涉及數字多道脈沖幅度分析器的硬件電路設計。

背景技術

傳統的在線核譜儀中的MCA通常采用的是模擬分析技術。它的一般實現方法是先將探測器輸出信號作電荷積分欲放大，再作線性放大，峰值展寬后送入較慢速度的AD變換器分析和記錄。其抗干擾能力和靈活性都較差，難以適應工業現場惡劣的環境和實現粒子信號鑒別、堆積信號恢復等功能。

ADC的速度、邏輯控制、高速信號處理一直是MCA數字化的“瓶頸”。而今，高速ADC、DSP、FPGA等新器件、新技術的發展已近成熟，完全能夠解決前面提出的“瓶頸”問題。脈沖信號放大后，不再通過閾值甄別電路和峰值檢測電路展寬脈沖峰值，而是由高速ADC實時采樣，經DSP和FPGA處理后得到精確的數字峰值。因此，精度高，性能好的DMCA將能得到廣泛的應用。

發明內容

本發明旨在至少解決現有技術中存在的技術問題之一。

為此，本發明的目的在于提出數字多道脈沖幅度分析器的硬件電路設計，解決MCA在ADC的速度、邏輯控制和高速信號處理上遇到的問題，從而使精度高，性能好的DMCA得到廣泛的應用。

數字多道脈沖幅度分析器的硬件電路設計包括：模擬前端、OPA642、A/D芯片、FPGA芯片、EMIF接口、DSP系統、SDRAM、串口、FLASH、USB、USB接口和計算機，步驟如下：

經過前端處理后的核脈沖模擬信號送入到高速ADC進行模數轉換，所述ADC在所述FPGA的控制下將模數轉換后的數字信號送入到所述FPGA，經過濾波預處理后送入所述FPGA外擴的SDRAM里面緩存起來，然后再送入所述DSP系統對數字化核脈沖信號進行極零相消、梯形成形和峰值檢測處理得到核脈沖峰值，最后將取出的核脈沖峰值通過所述DSP系統自帶的USB接口送到計算機上做譜分析處理。

進一步的，所述A/D芯片是ADS807E。

進一步的，信號是經過極零相消電路后送入所述的OPA642對信號進行放大，然后送入所述A/D芯片ADS807E中完成模數轉換，所述ADS807E在所述FPGA芯片的控制下進行A/D轉換。

進一步的，所述FPGA芯片是EP1C3TC144。

進一步的，所述DSP系統是該儀器的核心部分，采用TMS320VC5509A。

進一步的，所述EMIF為外部儲存接口。

附圖說明：

本發明的上述和/或附加的方面和優點從下面結合附圖對實施例的描述中將變得明顯和容易理解，其中：

圖1是系統總體設計圖。

具體實施方式

下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。

首先如圖１所示，數字多道脈沖幅度分析器的硬件電路設計包括：模擬前端、OPA642、A/D芯片、FPGA芯片、EMIF接口、DSP系統、SDRAM、串口、FLASH、USB、USB接口和計算機總共12個部件，其運行步驟如下：

經過前端處理后的核脈沖模擬信號送入到高速ADC進行轉換，ADC在FPGA的控制下將模數轉換后的數字信號送入到FPGA，經過濾波預處理后送入FPGA外擴的SDRAM里面緩存起來，然后再送入DSP系統對數字化核脈沖信號進行極零相消、梯形成形和峰值檢測處理得到核脈沖峰值，最后將取出的核脈沖峰值通過DSP系統自帶的USB接口送到計算機上做譜分析處理。

信號是經過極零相消電路后送入OPA642對信號進行放大，然后送入A/D芯片ADS807E中完成模數轉換， ADS807E在FPGA芯片的控制下進行A/D轉換。

我們采用的FPGA芯片是EP1C3TC144，這種芯片是應用SOPC技術，集高密度邏輯、存儲器及嵌入式處理器于單片可編程邏輯器件上，實現了速度與編程能力的完美結合。FPGA在系統中主要完成數據的采集、數字濾波處理、數據緩沖。采用FPGA芯片來完成數據的采集和部分數字處理主要是為了對數據進行緩沖和分擔DSP的部分工作，使DSP能夠有足夠的時間來完成實時的數據信號處理。