[發明專利]一種基于SOC架構的GNSS衛星接收機基帶硬件平臺電路結構

在審

• 申請號: 201710193330.0
• 申請日: 2017-03-28
• 公開（公告）號: CN107064960A
• 公開（公告）日: 2017-08-18
• 發明（設計）人: 張沛堯;王超;楊榮仕;劉強;王杰俊
• 申請（專利權）人: 上海雙微導航技術有限公司
• 主分類號: G01S19/13
• 分類號: G01S19/13
• 代理公司: 上海宣宜專利代理事務所(普通合伙)31288
• 代理人: 劉君

技術領域

本發明涉及GNSS導航衛星接收機應用領域，尤其涉及一種基于SOC的GNSS衛星信號處理的基帶硬件平臺電路結構。

背景技術

GNSS(Global Navigation Satellite System)是一種利用衛星發射信號，地球表面或鄰近地面的接收機接收信號來測量觀測物的位置和時間等信息的全球導航衛星系統。GNSS衛星信號包含北斗衛星導航系統(BDS)、美國的GPS、俄羅斯的GLONASS、歐洲的GALILEO，以及相關的增強系統，如美國的WAAS(廣域增強系統)、歐洲的EGNOS(歐洲靜地導航重疊系統)和日本的MSAS(多功能運輸衛星增強系統)等，還涵蓋在建和以后要建設的其他衛星導航系統。

其中BDS、GPS和GALILEO信號采用典型的碼分多址(CDMA)調制技術進行合成，GLONASS信號采用頻分多址(FDMA)調制技術合成，其完整信號主要包括載波、偽隨機碼和數據碼等三種分量。BDS信號載波分別記作B1(1561.098MHz)、B2(1207.14MHz)和B3(1268.52MHz)。GPS信號載波分別記作L1(1575.42MHz)、L2(1227.6MHz)和L5(1176.45MHz)。GLONASS信號載波分別記作G1(1602MHz)、G2(1246MHz)。GALILEO信號載波分別記作E1(1589.74MHz)、E2(1561.1MHz)、E5a(1176.45MHz)、E5b(1207.14MHz)和E6(1278.75MHz)。共計四系統十三個頻點，每個衛星系統的各個衛星都在各自的兩個或者三個載波頻率上發射廣播測距碼和導航信息。射頻通道接收完所有信號后，基帶電路平臺對信號進行信號相關、捕獲、跟蹤、導航電文解析、定位解算、以及RTK(Real-time kinematic，載波相位差分技術)高精度解算，并把原始觀測數據、RTK、PPP(precise point positioning，精密單點定位)定位結果數據輸出。

在現有技術中，有一種設計方案是選擇了分離式的平臺作為GNSS接收機基帶平臺，采用1顆FPGA(Field－Programmable Gate Array，現場可編程門陣列)芯片加1顆MCU芯片(這里MCU包含ARM或者DSP，以下統一稱為MCU)，兩者以獨立形式放置在接收機的同一個電路板配合工作，一般采用EMIF(外部存儲器連接接口)，完成對GNSS中頻信號的處理，其中FPGA芯片主要完成相關、捕獲、跟蹤，MCU芯片完成對FPGA的控制、導航電文解析、定位解算和高精度解算等，數據輸出接口包含UART(Universal Asynchronous Receiver/Transmitter，通用異步收發傳輸器)、USB、10M以太網，不具備大容量存儲功能。

每一顆衛星系統具有多個衛星平均可視衛星約為9至10顆，如果按總共十三個頻點計算，那么FPGA傳輸給MCU的數據量是非常巨大的，再由于GNSS接收機的對實時性的要求高，采用的是分離式平臺時，兩顆芯片間的傳輸數據稱為了一個瓶頸，導致現有GNSS接收機不能實現全面的多系統接收處理，并以兼容多種外部設備接口。

發明內容

鑒于目前GNSS導航衛星接收機領域存在的上述不足，本發明提供一種能有效解決現有GNSS多系統的衛星環境，具有多種數據通訊接口形式和大容量存儲功能的GNSS接收機基帶硬件電路結構，具體方案如下：

本發明提供了一種基于SOC架構的GNSS衛星接收機基帶硬件平臺電路結構，所述結構包括SOC處理器模塊、平臺硬件基礎資源模塊和輸入輸出接口模塊；

該SOC處理器模塊包括PLPL(Programmable Logic，可編程邏輯)處理器、PS(Processing System，處理器系統)雙核處理器，PS雙核處理器包括PS-A內核和PS-B內核；

平臺硬件基礎資源模塊包括Nor Flash電路單元、通信電路單元、擴展內存電路單元、存儲電路單元和OCXO時鐘電路單元；